集成电路论文范文参考关于集成电路的优秀论文范文【10篇】

集成电路论文范文参考关于集成电路的优秀论文范文【10篇】 静电放电(ESD, Electrostatic Discharge)作为生活中常见的自然现象,严重威胁着集成电路产品的可靠性.为了保证芯片的成品率,片上ESD防护电路已经成为电路设计中必不可少的重要模块.随着集成电路技术的不断发展,芯片朝着面积更小,速度更快,集成度更高的方向发展,而集成电路上简单二极管、MOS管、可控硅(SCR, silicon controlled rectifier)等传统ESD器件已经无法完成先进工艺下芯片的ESD防护任务,亟需开展先进工艺下片上ESD防护设计新方法的研究.本博士论文针对当前先进纳米集成电路、射频集成电路和高压功率集成电路遇到的ESD防护设计中的难点、热点问题,进行了较为全面深入的研究,主要工作和创新点包括： 1、本论文提出了几种新型ESD防护结构,攻克了传统ESD防护器件无法满足先进纳米集成电路工艺需要低触发电压的难关.基于目前国内较为先进的65nm/55nm CMOS集成电路工艺,首先研究统计了不同版图形状的被保护MOS管栅氧瞬态击穿电压的分布状况,总结了栅氧在ESD应力下失效的一般规律,并以此为基础分析制定了65nm/55nm CMOS工艺的ESD设计窗口.其次通过对传统二极管、GGNMOS(Gate-grounded NMOS)和LVTSCR(Low-voltage-triggered silicon controlled rectifier)结构的理论分析和计算,推导出了降低传统ESD器件触发电压的设计方法,并依此提出了新型衬底电流触发和电阻调制的GGNMOS结构、改进型LVTSCR结构和边界MOS触发的SCR结构,成功将GGNMOS和SCR类器件的触发电压降低至4V以内. 2、为了解决传统ESD防护器件由于寄生电容过大而无法用于65nm射频芯片ESD防护的难题,本论文通过提取ESD器件的射频寄生电容,对比分析各种传统ESD器件的射频电路防护综合指标,提出了改进型二极管串的新结构.使用该二极管串和上面所提出的改进型LVTSCR结构,成功实现了一款65nm工艺的3-10GHz超宽带低噪声放大器(UWB LNA)的ESD防护,器件仿真和流片测试结果均证明,两种方法均达到了较低寄生电容和较低钳位电压的目的,在通过2.5kV HBM ESD防护等级的同时,对原电路S参数性能的影响均小于18%. 3、本论文还针对0.35um5V/30V BCD和0.5um5V/160V SOI高压工艺进行了ESD防护的设计研究,提出了高压功率芯片完整的ESD防护方案,论文通过理论分析、器件仿真和流片测试相结合的方法,对高压功率器件LDMOS的触发电压退化效应、SOI LIGBT器件在不同栅极偏置下的ESD特性及其触发电压的步进效应进行了研究.论文成功完成了国家科技重大专项(xxZX01033-001)中等离子显示器160V高压行扫描驱动芯片的ESD防护设计,样品通过了HBM2kV、MM200V和CDM500V的ESD等级测试,达到了课题要求. 电力电子技术是目前最先进的电能变换技术,它能高效地将电能从一种方便传输的形式变为另一种符合应用需求的形式,具有高度灵活性和高效率两个显著特点,与当代节能环保的主题密切契合. 作为新一代的电力电子技术,智能功率集成电路旨在将所有的高压功率器件与低压电路集成在同一芯片上,这样不仅会提高芯片整体的性能,而且能够降低生产成本,进一步实现电能变换的高效化和智能化.其中,功率器件本身的设计以及如何将它与低压部分集成并隔离是最为核心的技术点. 陈星弼教授提出的优化横向变掺杂理论,能够使表面耐压区在尽可能短的距离内实现尽可能大的耐压,从而令功率器件的性价比达到极高的水准.基于该理论,陈教授发明了一种智能功率集成技术,能在与普通CMOS及/或BiCMOS技术兼容的工艺条件下,于同一芯片上集成高侧高压器件、低侧高压器件、高压电平位移电路和所有的低压电路.这一发明打破了过去制作智能芯片必须依赖精良隔离工艺的技术瓶颈,实现了真正把功率做到芯片中去的目标,不仅使智能功率集成电路能在工艺水平较为落后的国内环境下获得研发,而且有力地驱动了它往高性能、低成本的方向发展,对推动电力电子技术的进步具有非凡的意义. 为进一步扩大上述发明的优势,本文以理论分析和仿真实验相结合的手段,提出并研究了一系列基于优化横向变掺杂理论的新型功率半导体器件及结边缘终端结构.所取得的成果不仅可为进一步优化智能功率集成电路提供参考,部分也可为改善功率半导体分立器件及结边缘技术提供参考. 研究期间所做工作体现在本文的第二至六章,创新性内容为第三至第六章,创新工作的主要内容为： 1.研究了图腾柱式功率管组合中,高侧器件使用P-LDMOS代替N-LDMOS的利与弊,并基于优化横向变掺杂的三层表面耐压结构进一步开发了一种双通道P-LDMOS.传统的智能功率集成电路一般使用N-LDMOS作为高侧及低侧的功率器件,因此高侧与低侧电路之间的参考电位差值最大可达到最高电压.为匹配它们,常常需要设计许多的配套电路,例如信号延迟电路、高压电平位移电路等.如果高侧器件采用P-LDMOS,高侧与低侧的信号电位水平将一致,上述问题自然不攻自破,不仅低压集成电路的设计难度被减小、芯片的制造成本被降低,而且可靠性还得到加强.但一般P-LDMOS的导电能力很弱,同耐压下比导通电阻比N-LDMOS的大许多,限制了它作为高侧器件的应用.本研究基于优化横向变掺杂的三层表面耐压结构进一步开发了一种双通道P-LDMOS,成功地克服了这一障碍,令P-LDMOS拥有媲美N-LDMOS的导电能力,适合作为高侧器件应用到功率集成电路中. 2.提出并实验了一种基于优化横向变掺杂理论的新型低侧功率器件.传统的低侧功率器件一般仅使用横向MOS,占用较大的芯片面积.如果将低侧功率器件做成纵向MOS与横向MOS的并联,势必能减小低侧功率器件的比导通电阻.而且,此时的横向MOS既是拥有一定导电能力的元器件,亦作为了纵向MOS的结边缘结构,这也为优化功率半导体分立器件提供了参考. 3.提出并实验了一种有助于优化横向变掺杂产品抵御剂量偏差的设计手段.横向变掺杂以及结终端扩展等结构,与生俱来地敏感于剂量偏离于设计值的情况,而这一情况即使在现代工艺条件下也无法避免.本文提出的设计手段能够在产品实际剂量与设计值之间存在一定偏差时,仍保证其具有符合要求的耐压,能大幅提高产品的成品率,而又不损害其性价比. 4.基于优化横向变掺杂理论,提出了一种新型的结边缘终端技术.它不仅继承了优化横向变掺杂理论高效的特点,即仅需占用极小的结边缘面积就可实现极大的表面耐压,而且可为功率集成电路提供全效的终端保护,即所实现的结边缘耐压能够完全达到同衬底所做的单边突变平行平面结的击穿电压.同时,该技术的制造工艺与普通BiCMOS技术兼容,也能够适用于各种类型和不同尺寸的半导体器件. 智能功率集成电路应用广泛,涵盖电子照明、电机驱动、电源管理、工业控制以及显示驱动等众多领域.作为智能功率集成电路的一个重要分支,电机驱动芯片始终是一个研究热点.如何提升驱动芯片的性能、降低电机驱动芯片的功耗,以最大限度的发挥电机的能力,是电机驱动芯片的发展趋势.本论文着重研究两类电机驱动芯片,即电机前置驱动芯片和高压功率驱动芯片.针对存在的设计难点和关键问题,结合国内现有高压功率集成电路芯片制造工艺技术,提出了相应的解决方案.作为功率集成电路中的核心,功率器件所承受的工作电压越来越高,电流越来越大,可靠性问题也越来越突出.功率器件的可靠性直接决定了功率集成电路的工作寿命.因此,本论文对功率器件的可靠性问题也进行了重点研究,研究成果对完善高压功率器件的可靠性评估体系,具有实际意义. 本论文的主要工作和创新点包括： 1、对三相无刷直流电机前置驱动电路的设计难点进行了研究分析,包括避免高低边驱动电路或输出级上下功率管同时导通,减小高低边驱动电路的功耗,防护输出节点可能出现的负电压带给电路的不利影响以及减小传输延时等,并从电路和器件结构上提出了相应的解决方案.基于HHGrace的0.35m5V/80V BCD工艺,对所设计的高压前置驱动电路进行了流片验证.测试结果表明：前置驱动电路功能正常,信号传播延时、输出驱动信号上升下降时间以及驱动能力等关键性能参数与国外同类产品水平相当. 2、对应用于变频节能空调的SOI高压功率驱动芯片进行了整体设计研究,包括低压控制电路和高压驱动电路设计、高压集成功率器件设计以及1m500V的SOI BCD制造工艺设计研究.该芯片集成高压三相半桥驱动电路(LIGBT实现),采用自举方式实现高边驱动电路供电.采用PWM调制模式控制输出功率管导通时间.芯片具有死区控制和过温、过流以及欠压等完备的自我保护功能.在SOI LIGBT器件结构设计中,还创新性地提出了带有N+埋层的*道LIGBT结构,该结构不仅具有高电压、大电流驱动性能,而且还具有良好的抗闩锁能力,提高了器件乃至整个芯片的工作可靠性.最后,通过TCAD软件对整体工艺方案进行了仿真和优化,并对所涉及的所有元器件进行了工艺参数的调整和优化,确定了最终的结构.在此基础上,完成了芯片整体版图的设计.仿真结果显示电路整体性能能够满足设计指标的要求. 3、高压集成功率器件SOI LIGBT的可靠性研究.通过电压应力实验、TCAD仿真、电荷泵测试等方法,对SOI LIGBT在不同电压应力条件下的热载流子效应进行了深入的研究,并揭示了不同的退化机理：对于直流电压应力条件,当集电极电压不变时,栅极电压应力越高,氧化层陷阱正电荷引起的退化机制越会占据主导地位；反之,栅极电压应力越低,界面态引起的退化机制就越会占据主导地位.对于动态电压应力条件,动态栅极信号频率越高、占空比越大以及信号上升/下降时间越短,SOI LIGBT退化越严重.这是因为信号频率越高,有效动态应力时间f,tr越大.信号占空比越大,器件受到高电压应力的时间就越长.对于较短的信号上升/下降时间,在信号关断过程中,器件内部仍然存在较多的少子电流,而此时器件集电极电场仍维持在较高水平,并在局部区域产生了更大的电场强度峰值,所以产生了更多的热载流子,进而产生了更多的界面态或氧化层陷阱电荷,导致器件产生更加严重的退化.在此基础上,研究了改进器件热载流子效应的方法,并设计了高可靠性SOILIGBT器件,将其应用于一款高压大功率PDP扫描驱动芯片中(国家核高基重大专项项目,xxZX01033-001-003),经流片测试表明,该器件正常工作寿命大幅提高,达到了10万小时以上,满足了该课题对产品应用的指标要求. 集成电路产业日新月异的发展和集成电路设计方法学的不断提高互为因果,是理论与实践互相支持的良好典范.本文研究集成电路设计方法学.第二章研究当代设计方法学的前沿领域：基于平台的设计方法,并提出了一些新观点和新方法.“建库原则”和“自上而下的设计与自下而上的建库是并行的两个设计流程”的概念是其中的重要部分.论文的后续章节围绕着自下而上的“建库”展开来讨论具体的技术问题.集成电路IP(Intellectual Property)库(简称IP库)是研究的对象.IP库由芯核类IP(IP Core)和IP模块(IP Block)组成.第三章讨论IP Core的设计流程和方法,并具体设计了一个8位MCU.第四章讨论IP Block的设计流程和方法,并具体设计了一个存储器接口电路(SGRAM接口).上述的MCU和SGRAM接口(STI)都通过了 _鉴定.STI并被核准为软件产品.是上述两个项目的主持人. 随着制造工艺的发展,功耗成为集成电路设计中的一个十分关键的问题,传统的低功耗设计主要围绕动态功耗的估计和优化展开.进入深亚微米工艺后,出现了很多新的功耗问题,例如漏电流的迅猛增长引起了一系列新问题的产生.本文主要研究漏电流的估计和优化以及与之相关的问题,并应用于一款低功耗处理器设计和低功耗无线传感器网络系统设计中.本文主要内容涉及以下方面: (1)集成电路功耗估计及优化实验平台.本文结合多种不同的电路格式,自主定义了一种逻辑级电路的中间表示形式(称为UMCF)和一系列极具特色的与低功耗技术相关的操作,它不但可以实现与其他多种电路格式之间的相互转换,还可以将电路直接转换成HSPICE可以接受的文件,进行晶体管级的电路功耗估计,这样可以在公认的高精度的功耗模拟器上,对本文的结果进行有效的验证.在该平台上实现了动态功耗,冒险功耗及上电功耗估计和静态功耗估计等,可信高效的实验平台是全文工作的基础. (2)动态功耗估计及优化.研究了功耗敏感性原理,并推导出相关的数学模型,给出了一套完整的组合电路的功耗敏感性理论分析的方法并通过实验进行有效的验证分析,它可用于动态功耗和静态功耗的特性分析中,分析了常用基准电路中存在的冒险共振现象,并用它加速动态功耗估计,取得了意想不到的效果,文章给出了一种针对电路上电的瞬态功耗进行准确功耗估计方法,在有效建模的基础上,给出了一些有指导性意义的结论,文