四位超前进位加法器原理

超前进位加法器原理74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚如图1所示：图1 74283管脚图其真值表如下所示：表1 4位超前进位加法器真值表由全加器的真值表可得Si和铸铁的逻辑表达式：定义两个中间变量镀锌铁和Pi:当Ai=Bi=1时，Gi=1，由铸铁的表达式可得Ci=1，即产生进位，所以镀锌铁称为产生量变。若Pi=1，则艾比=0，Ci=Ci-1，即Pi=1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。将镀锌铁和Pi代入Si和铸铁得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图如下：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成互补金属氧化物半导体晶体管图如下：电路网表如下：*xor 2。subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8mxorpb f d 1 vdd pmos l=2 w=8mxorpc 2 b vdd vdd pmos l=2 w=8mxorpd f c 2 vdd pmos l=2 w=8mxorna f a 3 0 nmos l=2 w=4mxornb 3 b 0 0 nmos l=2 w=4mxornc f c 4 0 nmos l=2 w=4mxornd 4 d 0 0 nmos l=2 w=4。结束xor2*和2。subckt和2 a b fmandpa f a vdd vdd pmos l=2 w=4mandpb f b vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=4mandnb 1 b 0 0 nmos l=2 w=4。结束和2*和3。subckt和3 a b c fmandpa f a vdd vdd pmos l=2 w=4mandpb f b vdd vdd pmos l=2 w=4mandpc f c vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=6mandnb 1 b 2 0 nmos l=2 w=6mandnc 2 c 0 0 nmos l=2 w=6。结束和3*和4。subckt和4 a b c d fmandpa f a vdd vdd pmos l=2 w=4mandpb f b vdd vdd pmos l=2 w=4mandpc f c vdd vdd pmos l=2 w=4mandpd f d vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=8mandnb 1 b 2 0 nmos l=2 w=8mandnc 2 c 3 0 nmos l=2 w=8mannd 3d 0 0 NMOS l=2 w=8。结束和4*or2。子载波or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8morpb f b 1 vdd pmos l=2 w=8mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4。端点or2*or3。subck或3a b c fmorpa 1 a vdd vdd pmos l=2 w=12morpb 2 b 1 vdd pmos l=2 w=12morpc f c 2 vdd pmos l=2 w=12mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4。端点or3*or4。subck或4a b c d fmorpa 1 a vdd vdd pmos l=2 w=16morpb 2 b 1 vdd pmos l=2 w=16morpc 3 c 2 vdd pmos l=2 w=16morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4。端点or4*没有。subckt不是a fmnotpa f a vdd vdd pmos l=2 w=4mnotna f a 0 0 nmos l=2 w=2。未结束*反相器*or21。subckt or21 a b fxor2 a b 1或2xnot 1 f not。端点or21 *2输入或门*or31。subckt or31 a b c fxor3 a b c 1或3xnot 1 f not。末端或31 *3输入或门*or41。subckt or41 a b c d fxor4 a b c d 1或4xnot 1 f not。末端or41 *4输入或门*xor21。subckt xor21 a b fxm a A5不是xn b B5未xxor a b A5 B5 f xor2。xor21 * 2端输入异或门*和21。subckt和21 a b fxand2 a b 1和2xnot 1 f not。末端和21 *2输入与门*和31。subckt和31 a b c fxand3 a b c 1和3xnot 1 f not。末端和31 *3输入与门*和41。subckt和41 a b c d fxand4 a b c d 1和4xnot 1 f not。末端和41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1和21xand212 a2 b2 g2和21xand213 a3 b3 g3和21xand214 p1 c0 m0和21xor211 m0 g1 c1或21 *进位C1xand311 p2 p1 c0 m1和31xand215 p2 g1 m2和21xor312 g2 m1 m2 c2 or31 *进位C2xand411 p3 p2 p1 c0 m3和41xand313 p3 p2 g1 m4和31xand216 p3 g2 m5和21xor412 m3 m4 m5 g3 c3 or41 *进位C3xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出第四心音。包括c:lib130nm_bulk.ltt。选择比例=0.05u。全局vdd gndvdd vdd 0 1.2va1 a1 0脉冲1.2 1.2 20n 1f 1f 30n 100nva2 a2 0脉冲0 0 20n 1f 1f 30n 100nva3 a3 0脉冲0 0 20n 1f 1f 30n 100nva4 a4 0脉冲0 0 20n 1f 1f 30n 100nvb1 b1 0脉冲1.2 1.2 20n 1f 1f 30n 100nvb2 b2 0脉冲1.2 1.2 20 1f 1f 30n 100nvb3 b