Modelsim+分频器+testbench+TEXTIO

两种分频方法：以下为计数器计数到某一数值时输出时钟反转的方法来分频：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity divclkvhd isPort ( clk : in std_logic; divclk : out std_logic);end divclkvhd;architecture Behavioral of divclkvhd is signal counter : std_logic_vector(4 downto 0):=00000;signal tempdivclk: std_logic:=0;beginprocess(clk)begin if clkevent and clk=1 then if(counter=11000) then counter=00000; tempdivclk=not tempdivclk; else counter=counter+1; end if; end if;end process; divclk=110001) then counter=000000; else counter=counter+1; end if; end if;end process;divclk=counter(5);end Behavioral;利用textIO进行ModelSim仿真的方法：下面的C+原文件用于产生一个TestData.dat和Result.dat文件，供VHDL的TEXTIO读写。#include iostream.h#include fstream.hvoid main(void)int i,j;ofstream fsIn(F:moldelsimegtestioTestData.dat);ofstream fsOut(F:moldelsimegtestioResult.dat);for(i=-127;i128;i+)for(j=-127;j128;j+)fsIni jendl;fsOuti+jSimulation Options，在Default Run框中的值表示默认的单步运行时间。Iteration Limit表示在一定时间内循环最大的次数，以避免无限循环系统无法承受。 在ModelSim安装目录下的modelsim.ini文件中，我们用记事本可以查看该文件的内容，该文件中较为重要的是Library、Vcom以及Vsim。 在Library后面是各个库的名字及其存放目录在vcom后面有一些编译时的选项设置，值为零表示为OFF，为1表示ON，例如VHDL93=1表示编译时按照VHDL93标准，Show_source=1表示编译出错时是否将出错的那一行显示出来在Vsim后是一些仿真的选项，例如Resolution=ps表示仿真最小的分辨率为1ps，UserTimeUnit=default表示