modelsim+ISE后仿真流程

一、 为modelsim 添加ISE的3 个仿真库。首先，介绍一下这三个库。Simprim_ver:用于布局布线后的仿真。Unisim_ver :如果要做综合后的仿真，还要编译这个库。Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。我们要为modelsim生成的是标准库。所谓的标准库就是modelsim运行后，会自动加载的库。不过这方面我还不是很肯定。因为我在后仿真时，还是要为仿真指定库的路径，不然modelsim找不到。第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。第二步：新建库，库名起作simprim_ver。我们首先就是要建的就是这个库。第三步：在modelsim的命令栏上，打下如下命令：vlog -work simprim_ver C:/Xilinx/12.4/ISE_DS/ISE/verilog/src/simprims/*.v（注意斜线的方向是与windows默认方向相反的）其中的c:/Xilinx是我的Xilinx的安装路径，你把这个改成你的就行了。以下凡是要根据自己系统环境改变的内容，我都会用绿色标出，并加一个下划线。编译完之后，你会发现你的工程文件夹下出现了一个simprim文件夹，里面又有很多个文件夹。这些就是我们要的库了。第四步：按照上面的方法，编译另外两个库。所需要键入的命令分别如下：vlog work unisim_ver C:/Xilinx/12.4/ISE_DS/ISE/verilog/src /unisims/*.vvlog -work xilinxcorelib_ver C:/Xilinx/12.4/ISE_DS/ISE/verilog/src /XilinxCoreLib/*.v第五步：把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：(注意的是，这个文件是只读属性。修改之前要把这个属性去掉)Librarystd = $MODEL_TECH/./stdieee = $MODEL_TECH/./ieeeverilog = $MODEL_TECH/./verilogvital2000 = $MODEL_TECH/./vital2000std_developerskit = $MODEL_TECH/./std_developerskitsynopsys = $MODEL_TECH/./synopsysmodelsim_lib = $MODEL_TECH/./modelsim_libsimprim_ver=C:/Modeltech_6.2b/ise_lib/simprim_verunisim_ver=C:/Modeltech_6.2b/ise_lib/unisim_verxilinxcorelib_ver=C:/Modeltech_6.2b/ise_lib/xilinxcorelib_ver第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。如果看到了，则该步已经成功。这一步是一劳永逸的，不用每次都设置。接下来就是在ISE中综合。二、ISE综合-得到后仿需要的文件在源代码窗口中选择【adder】模块，然后在相关的程序窗口【Process】中单击【Implement Design】左侧的“+”号展开程序组，分别单击【Translate】、【Map】、【Place & Route】左侧的“+”号展开程序组，双击【Generate Post-Translate Simulation Model】、【Generate Post-Map Simulation Model】、【Generate Post-Place & Route Simulation Model】，生成后端仿真所需要的文件，如图1-21所示。编译成功以后，如图1-22所示。图1-21在这3种仿真中，只有第一种没有生成sdf文件。也就是说在modelsim中，只有第一种可以不用把sdf添加到仿真器中。图1-22三、用modelsim后仿真（1） 双击桌面上的Modelsim SE6.0的快捷图标启动Modelsim 6.0SE仿真开发环境。如图1-23所示。图1-23（2） 新建后仿工程【adder】，如图1-24所示。在【Project Name】一栏中输入工程名称【adder】，在【Project Location】中选择路径，如图1-25所示，单击，进入添加仿真文件页面，如图1-26所示。图1-24图1-25图1-26（3） 在图1-26中选择【Add Existing File】，进入文件添加页面，如图1-27所示。单击【Copy to project directory】,将所需要添加的存在文件复制到仿真工程【adder】的文件夹下。单击，选择需要添加的文件集。后端仿真需要三个.v文件。这三个文件分别是【test_adder.v】、【adder_timsim.v】、【glbl.v】，其中，【glbl.v】文件在Xilinx安装盘：Xilinxverilogsrc文件夹里。然后，打开【adder_timsim.v】文件，把sdf文件的相对路径netgen/par/adder_timesim.sdf改为绝对路径D:/program/XILINX10.1/ISE/study/adder/netgen/par/adder_timesim.sdf，(注意斜杠的方向)如图1-28所示。单击，编译所有.v文件，编译全部成功以后，如图1-29所示。图1-27图1-28图1-29（4） 在【Project】栏里右键单击，选择【Add to Project】下拉菜单里的【Simulation Configuration】，如图1-30所示。如图1-31所示，在弹出的对话框中，选择SDF项，弹出SDF对话框，如图1-32所示。单击把ISE生成的SDF文件添加进去，如图1-33所示，在【Apply to Region】一栏中，输入仿真器件路径【tb_adder/uut】，单击完成。【Apply to Region】这一项一定要填写正确，它对应的是tb文件（测试文件）条用的顶层模块名而不是顶层模块的真实名字，比如测试文件为tb，例化顶层模块top为i_top，则应该填写test/i_top。本示例中，该SDF文件在F:/verilog_exp/ise_model/netgen/par/adder_timesim.sdf，读者可以参考该文件路径根据自己的工程路径寻找所需要的SDF文件图1-30图1-31图1-33（5） 点击进入【Libraries】项目，添加第一步中得到三个库文件，如图1-33。（6） 单击图-32的【Design】选项，返回到图1-31界面中，单击仿真工作库【work】，弹出下拉菜单，选择仿真文件【tb_adder.v】以及【glbl.v】，如图1-34所示，单击完成。此时，在【Project】栏中生成了【Simulation】的仿真文件，如图1-35所示。（同时选择两个仿真文件）图1-34图1-35（7） 双击【Project】栏中的【Simulation1】开始后端仿真，如图1-36所示。图1-36（8） 在【Project】栏中，选择【tb_adder】文件，右键单击弹出下拉菜单，选择【Add】/【Add toWave】，添加输入输出端口信号，如图1-37所示。然后，弹出波形观测窗口，如图1-38所示。图1-37图1-38（9） 单击，开始仿真，得到后端仿真的端口输入输出波形文件，如图1-39所示。图1-39四、波形的对比modelsim每次仿真后都会得到一个*.wlf的文件，该文件记录了仿真波形。如果我们在后仿前已经前仿过，得到前仿的wlf文件名为qf.wlf。在后仿得到波形后，可以利用modelsim进行两个波形的对比，查看区别。【Tools】【Waveform Compare】【Comparison Wizard】【Reference Dataset】填入前仿的*.wlf文件路径，点击【Nest】，进入下一级后可以选择【Compare All Signals