超大规模集成电路设计基础-第六章

第六章MOSFET的电气特性,本章中心是MOSFET的特性，也是学习VLSI电子学部分的开始。在这部分电流和电是最重要的物理量，但本章重点不在于为电子学本身而学习电子学，而是侧重于物理设计与逻辑电路之间的联系。,MOSFET栅下的电荷移动只有在建立了导电通道，即沟道时才会发生。漏电流Idn由器件上的外加电压控制。,6.1MOS物理学,MOS结构是由导体氧化层半导体的叠加。单位氧化层电容为：Cox的值决定了在栅极和p型硅区之间的电耦合的程度。其效应在硅表面最明显。电耦合用电场E来描述，它是电压加到栅上时在绝缘氧化层中形成的。电场在半导体中感应电荷，可以通过改变VG来控制通过FET的电流。,为了描述场效应，引入表面电荷密度Qs概念，所以由于QS代表了在半导体表面的所有电荷，而这些电荷的性质又取决于外加栅电压，所以MOS的物理过程很复杂。,假设栅电压VG的极性如下图所示，根据KVL定律得到：Vox是氧化层下降电压，S是表面电势，它代表硅最上面的电压。MOS系统的电压可画成曲线。Vox是氧化层内电势下降的结果，且在半导体中的电压从S值下降到0，趋势逐渐变缓。,下图是MOS中电场的情况，将氧化层的垂直尺度放大。氧化层电场Eox和表面电场Es方向如图所示。Es控制着半导体表面的表面电荷密度，这是由于电场对带电粒子存在电场力F。所以有,带正电的空穴具有一个q的电荷，电场力为反之，电子带有一个负电荷q，所以电场力为如图所示表面电场Es的方向向下，所以正电荷被驱赶离开表面而负电荷被吸引至表面。这就解释了表面电荷密度为何由负电荷构成，即Qs本身是一个负值。表面电荷的性质取决于外加栅电压的大小,VG由0增加到一个较小的正值时，半导体表面产生负电荷，它称为体电荷密度QBVTn，改变VDSn，得到IDSn与VDSn的关系曲线如下。,当VDSn值较小时，电流可由下面公式来估算：这是一条抛物线，峰值点处有,求出峰值点电压VDSn，即为饱和电压。对于满足VDSnVsat的较大的漏源电压，电流值几乎与VDSn无关，为：上述电流称为饱和电流更为详细的分析表明，在VDSnVsat时，饱和电流略有上升。这一情形通常用下式来模拟式中是一个经验值，称为沟道长度调制参数，单位为V1。在手工计算数字电路时，为简单起见，通常假设该值为0。若需要可以很容易的把该值的影响考虑到电路的计算机模拟中去。,图中显示的电流仅针对一个VGSn值，将几个针对不同栅源电压值的电流曲线叠加在一起就形成了下图的曲线族。每一条曲线代表一个给定的VGSn。对于一个给定的漏源电压VDSn，电流随VGSn值的增加而增加。非饱和区和饱和区的分界线可以由以下饱和电流公式得到：,例2考虑一个具有以下特性的n沟道MOSFET：利用这些条件，可以求出器件方程。解：若nFET加上电压VGSn2V，VDSn2V。首先确定nFET的导电状态，若VDSn1.2V，VGSn不变，则,SPICELevel1方程,沟道长度调制的影响，虽然用上面的公式进行手工计算比较麻烦，但却能很容易的包含到SPICE模拟中。SPICELevel1模型采用的另一组MOSFET公式如下：在VDSnVsat，电荷的夹断限制了电流（所以称为饱和），而夹断效应本身缩短了沟道的有效长度（这就是沟道长度调制系数的来源）。,6.3FET的RC模型,对于设计者来说，必须构建一个具有合适电特性的电流。而前面所介绍的电流方程说明nFET表现出非线性，使设计者很难分析采用FET的电路。有两种途径可以解决复杂的晶体管方程问题。一是让电路专家来处理非线性器件所带来的问题。另一方面，VLSI系统设计是以逻辑与数字结构为基础，工作在系统层次上的工程师也必须懂得FET电路。这也是第2种途径的基础：建立起器件的在逻辑和系统层次上有用的简化线性模型。这个模型就它的本质而言将忽略有关电流的大部分细节，却使它在系统层次上分析复杂电路的信号流简单得多。如果能在模型中包括晶体管的至少一部分重要特性，那么它就可以为设计的第一阶段提供基础。,在处理问题时采用下图的线性模型，将FET简化为一个电阻和两个电容器，以及一个高电平逻辑控制开关，各线性单元的值取决于nFET的宽长比。,6.3.1漏源FET电阻,场效应管本质是非线性的，所以对用固定Rn值的线性电阻来模拟通过nFET的电流这一想法要注意。假设VGSnVTn，nFET成为有源器件。所以曲线上任意一点的漏源电阻为，非线性效应使得Rn本身成为VDSn的函数。相关性的影响可以通过考察a，b，c三点电阻公式发现。a：b：c：,这些公式说明不能将Rn定义为一个常数值而同时仍然保持电流有上述正确的行为，但是在所有情况下Rn都与n成反比。简单的说，一个n大的器件较之一个n小的器件更能够导通更多的电流。由定义nkn(W/L)可以看出，器件的宽长比是重要的参数。定性的说，nFET宽度W的增加会降低电阻。清楚这一点，我们将引入一个简单公式，把电阻模拟成与晶体管宽长比（或宽度）有关的函数，即式子中引入是考虑当晶体管切换通过不同工作区时所发生的一些变换。这个参数因子的范围一般在1到6左右。为了简单起见，一般取1，所以例4有一nFET，沟道宽度W8um，沟道长L0.5um，采用工艺使kn180uA/V2,VTn=0.7V,VDD=3.3V。求线性化的漏源电阻。若将W值降低到5um，则电阻值为多少。,6.3.2FET电容,一个MOSFET有几个寄生电容，它们必须包括在简化的开关模型中，CMOS电路的最大开关速度是由电容决定的。一、MOS电容金属氧化物半导体的工艺层次本质上是一个电容器，其值为：也可以用栅源电容CGS和栅漏电容CGD来描述MOS的另外两个寄生电容。,这两个寄生电容的值随沟道区形状改变引起的电压改变而改变，是非线性电容，通常用SPICE这样的电路模拟程序来进行细节计算。,目前采用如下简单公式估算电容例5有一FET，其氧化层电容Cox3.45107F/cm2，栅的尺寸为W8um，L0.5um。求CG和CGS，CGD。（6.9fF）二、结电容一个pn结自身就表现出电容，这是由于存在相反极性的电荷。这个电容称为结电容或耗尽电容，存在于FET的每个源漏区。通常引入一个单位为F/cm2的参数Cj来描述该电容特性。将此公式模拟nFET时有两个比较复杂问题：第一是该电容也随电压而改变，当加上一个反偏电压VR时：0和mj由掺杂特性决定,有一种情况是突变或阶梯结，在此处掺杂由常数受主浓度Na突变为常数施主浓度Nd，此时mj1/2，另一个简单模型是线性渐变结，它的掺杂浓度的变化是位置的线性函数，此时mj1/3。目前假设Cj、0和mj都已知。,另一个问题是pn结的几何形状，如前所示n区被嵌埋在p型衬底中的深度为xj。在计算面积Apn时，必须把底和侧边的影响都包括进去。计算pn结三维尺寸，可以将n区边界分解为底部和四壁。,这些公式都忽略了栅下n区与栅的重叠部分L,n区的总零偏置电容是将底部和侧壁的电容加在一起得到的可以用这些计算出CSB和CDB。值得注意的是，底部与侧壁结的非线性特性通常是不同的，所以可以得到包括这两个不同非线性形式的公式,6.3.3模型建立,现在可以把寄生电阻和电容的影响合在一起，建立nFET的简单RC模型。图中电容器被分为源端和漏端部分电阻Rn与宽长比成反比，而电容则随沟道的宽度W而增加,例6为下图中的nFET建立一个开关模型，度量单位用微米（um）表示，假设电源电压VDD为3.3V。,这一简单模型为设计估算提供了一个合理的基础，为了将其用于解决电路问题，只要用这个模型替代晶体管，然后用标准的线性电路技术。由于它忽略了FET内在的非线性特点，其分析的精度是有限的。在初始设计产生一个备选电路之后，由计算机模拟可以提高精度。简化的器件建模是设计过程的一个重要部分，它使我们能够很快的建立起一个基本电路，这些电路总是要用CAD工具来检查且做精细的调整。,6.4pFET特性,一个p沟道的MOSFET和一个nFET在电气上是互补的。从nFET修改成pFET所要做的就是：将所有的n型区改为p型区，将所有的p型区改为n型区，加n阱。所以pFET的，它的电场方向和电荷极性与nFET相反。从电学上来讲，n阱与正电压相连，它的作用是保证电压能很好的确定。pFET确定源漏的定义与nFET正好相反，所以具有较高电压的p一边为源，而另一边为漏。,下图定义了pFET的电流Idp和电压。电流由漏极流出，VSGp和VSDp与nFET的VGSn和VDSn的极性相反。N阱在电气特性上与电源电压相连的。,VSGp|VTp|时，沟道导通，Qh存在。按一般惯例VTp是一负数。其大小为：,下图概括了一个pFET的导电模型,pFET的电流电压特性可用介绍nFET相同的方法描述,D,D,下图是保持VSGp不变而增加VSDp。从VSGp的每一个值可以得到一条不同的Idp对应VSDp的曲线，从而形成一个曲线族，对于一个pFET来说，其饱和电压由下式确定：非饱和电压发生在VSGpVsat时，并可描述为,pFET的寄生电阻和电容的计算方式与nFET相同。一个线性化的pFET电阻为：，它表明了Rp和p成反比，宽长比大则电阻小，允许通过的电流大。电容的计算也同样，例如输入栅电容为栅源和栅漏电容近似为：Pn结的结电容仍用下式计算但要记住，由于nFET和pFET的掺杂不同，它们的Cj和Cjsw的数值也不同。pFET的线性RC模型与nFET一样，只是要用pFET的值和一个低电平控制开关。,6.5小尺寸MOSFET模型,本章介绍的简化模型对于一开始设计时的估算是非常有用的。它在L大于2030um左右的长沟道MOSFET中还是比较准确的；在分立器件中仍能应用。现代IC技术已经将生产线晶体管的沟道长度缩小到L0.13um，这种亚微米尺寸器件的物理现象是相当复杂的，不可能找到贴切的表达式精确的描述这些晶体管。在电路设计层次，代之以两个层次的建模方法：尺寸缩小原理和计算机模拟。6.5.1尺寸缩小原理尺寸缩小原理涉及“超乎想象的缩小晶体管”，考虑一个沟道宽度为W，长为L，当这两个尺寸都按相同一个缩小因子s1缩小时，其主要电学特性是如何变化的。,接着研究一下器件的互导：既然W和L都被缩小相同倍数，所以宽长比不变。氧化层电容增加s倍如果不改变尺寸缩小后FET的外加电压，电阻变化为：反之，如果将电压降低到一个新值，即则缩小的FET的电阻将不变，即这就是电压缩小的基础，即当器件尺寸缩小时，也降低电压。同样，电压降低，原有器件不饱和电流变化为,6.5.2小尺寸器件效应,同样晶体管功耗为：，即减少了s2倍。这就是为什么当FET尺寸缩小时也希望降低电源电压的原因。电源电压实际值VDD是在系统级决定的，经常用它来降低电路的功耗。阀值电压值VT由工艺控制。虽然工作电压可以做某些改变，但工作电压的减少通常与几何尺寸缩小s倍不同。随着VLSI发展，MOSFET尺寸的缩小，很自然的要对电流公式提出修正，以便解释最新观察到的效应。在VLSI中最重要的几何参数是沟道长度L。缩小L同时要缩小W，缩小的电路因此消耗较少的面积，但仍