FPGA直接控制ADC0809对模拟信号进行采样

第二章总体方案设计2.1系统设计传统的A/D设备采样控制设计往往以单片机和CPU为控制核心，编程简单，控制灵活，但存在控制周期长，速度慢的缺点。 单片机的速度极大地限制了A/D高速性能的利用，FPGA的时钟频率达到100MHz以上。 本设计以高集成化的芯片为中心，进行时序控制、代码转换。 具有开发周期短、灵活性高、通用性强、容易开发、扩展等优点。 降低了设计难易度，加快了产品的开发周期。基于FPGA的信号采集系统主要由A/D转换器、FPGA、RS232通信、PC构成。 A/D转换器收集信号，在A/D内部集成采样保持电路，有效地降低误差，减少外围电路的设计，降低系统的功耗。 A/D接到命令后进行收集，FPGA收集控制模块首先将收集到的通过A/D转换城的数字信号导入FPGA，然后将数字信号发送给算法实现单元进行处理，使其在FPGA内部RAM中共存，从RS232向PC传输数据，然后进行FPGALF398模拟信号周边电路钟表电路核心控制器PS个人电脑PS S图2.1.1系统的整体框图：FPGA的设计结构如图2.1.2所示。 数字倍频电路的倍频输出提供ADC控制器的采样触发脉冲。 根据ADC0809的动作定时，ADC控制器实现ADC0809的数据收集动作，由倍频电路控制采样的定时。 控制器在每次控制完成采样操作时，都停止等待下一个触发脉冲的到来。 倍频电路每当输出低电平的脉冲时，ADC采样控制器的状态机就进行采样动作。 在倍频电路的触发控制中，在完成被测量信号的一个基波周期的n点的等间隔采样的同时，数字倍频电路跟踪输入信号的频率变化，尽可能使n点的采样宽度保持在被测量信号的一个频率的宽度。 -是时钟分配和各模块的控制：在协调模块的动作中发挥重要的作用。 导入石英振子的时钟信号，根据实际需要进行倍频和分频，使A/D的采样频率、RAM的读写频率、实现信号处理的核心模块的动作频率一致。rst时钟32m Hz数字倍频正弦方波PS 2钟表模块PS 0PS控制器ADC0809DIN0.7 CLKLF398数据处理模块。EOC DOUT07阿德ALEPR PSENPS图2.1.2系统的具体流程图2.2各功能模块的设计方案2.2.1 FPGA最小系统主板设计FPGA是英语现场可编程门阵列的缩写，它是一种现场可编程门阵列，它是基于诸如PAL、GAL、EPLD等可编程器件进一步发展的4。 这表现为专用集成电路(ASIC )区域中的半定制电路，解决了定制电路的不足，克服了传统可编程器件栅极数量有限的缺点。这个系统的框图是电源模块。系统扩展接口下载界面。电脑边缘PS时钟模块。图2.2.1 FPGA最小系统框图2.2.2AD模块设计本课题要求收集10kHz以下的任意周期信号的数据，根据奈奎斯特的采样定理，AD的采样率最低也是20kHz，并且系统简单可靠。 综合地考虑，本系统最后选择adc0809，具有最高100sps的采样率，转换时间不超过100us，芯片的控制和外围电路相对简单，完全满足系统的设计要求。2.2.3lf398模块设计对于变化慢的模拟信号(即所谓的低频信号)，不能在A/D芯片之前添加采样保持电路。 具体而言，在A/D转换器的速度比模拟信号的变化速度快几倍的情况下，能够将模拟信号直接施加到A/D转换器。 当模拟信号的变化相对快时，在A/D之前加采样保持电路，以确保转换精度，在转换时段期间模拟输入信号不变化。第三章系统硬件的具体设计：3.1硬件整体设计硬件电路的主要芯片是模数转换芯片ADC0809和FPGA。 那个硬件电路如下图所示图3.1 FPGA控制的ADC0809采样电路在图3.1中，输入部： IN0-IN7是8条模拟输入通道。 ADC0809相对于输入的模拟量，信号为单极性，电压范围为0-5V，信号过小时，必须放大的输入的模拟量在变换中也不会变化，模拟量的变化过快时，输入前需要追加采样保持电路的中间部分：主要实现对ADC0809的采样控制的输出部：输出的8位数字信号用两种方式表示，一种方式由8个发光二极管构成，各二极管表示1位二进制，在二极管处于发光状态的“点亮”时，输出二进制简单地说，“明1”、“灭0”。另一种输出方法是由两位数的数字码管构成，各数字码管以十六进制(0-F )表示二进制输出的四位。3.2采样定理为了无错误地以采样信号VS表现模拟信号VI，采样信号必须具有足够高的频率。 已经证明必须满足以确保可以从该采样信号中恢复原始采样信号FS=FI(MAX )上式是采样定理，其中FS是采样频率，FI(MAX )是输入模拟信号Vi的最高频率分量的频率。 在满足上式的条件下，可以用低通滤波器将VS返回到VI。 虽然该低通滤波器的电压传递系数在低于FI(MAX )的范围内一定，但在FS-FI(MAX )以前必须迅速下降到0，所以A/D转换器工作时的采样频率必须高于最大频率，采样频率变高因此，通常采用FS=(3-5)FI(MAX )以满足要求。3.3模数转换过程采样保持：由于采样时间极短，所以采样输出是断续的窄脉冲，但是因为要将每个采样的窄脉冲信号数字化需要一定的时间，所以有必要在采样之间暂时存储采样的模拟信号。 在下一个样品脉冲到来之前积累每个样品的模拟信号叫做保持。量化和编码：量化和编码电路是A/D转换器的核心组成部分，采样值的量化一般有两种方法(1)未被舍入：首先，取最小量化单位=UM/2N，其中UM为输入模拟电压的最大值，n为输出数字代码的位数。 如果输入模拟电压U1在0-之间，则为0*，如果U1在-2之间，则为1。 由于这样的量化方法产生的最大量化误差是正数，而量化误差总是正的。(2)四舍五入：当量化单元=2UM/(2N 1)-1时，输入电压U1在0-/2之间变为0*，而UT在/2-3/2之间变为1。 由此量化方法产生的最大量化误差是/2，而且量化误差是正和负。3.4模数转换型直接型A/D转换器：直接型A/D转换器将输入的模拟电压转换成直接输出的数字代码，无需经由中间变量。 该A/D转换器的优点是转换速度快，但转换精度受到分压电阻、基准电压、比较器阈值电压等精度的影响，精度差。间接型A/D转换器：间接型A/D转换器将输入的模拟电压u转换为与其大小相应的中间变量，然后将中间变量转换为输出的数字量。 现在使用最多的是电压-时间(V-T )转换型和电压-频率(V-F )转换型两种(1)电压/时间型A/D转换器多为单积分型、双积分型、四重积分型，但最多的是双积分型。(2)电压-频率型A/D转换器主要由积分器、窗比较器、触发器、计数器等构成。3.5模数转换精度A/D转换器的转换精度：即使是单片集成A/D转换器，转换精度也用分辨率和转换误差来描述。 分辨率：所谓A/D转换器的分辨率，在引起输出数字量的变动的二进制数字最低有效位的情况下，由于输入模拟量的最小变化量、以下的输入模拟电压的变化，输出数字量不会发生变化。变换误差：通常，将A/D转换器的实际输出数字量与理想的输出数字量之差作为以最低位比特LSB的倍数表示的相对误差来给出。3.6模数转换芯片ADC0809大规模集成电路芯片ADC0809，由单一的5V电源供电，采用逐级近似转换原理，芯片内有8路模拟开关，8个模拟开关中的一个能够放入转换器，对0 5V的8路输入模拟电压进行时分转换的通用型可编程模拟数字(1) ADC0809的内部逻辑和引脚结构：八路模拟开关IN0 ST CLKPR PR PSPK 2三状态输出锁存器第八街模拟信号摔倒交换器皿IN3 D0IN4 D1IN5D2IN6D3IN7D4D5D6地址锁存器和解码器D7甲组联赛乙级联赛c.calevref-oe图3.6.1内部逻辑和引线结构图如以上图明显的，ADC0809包括8电路模拟开关、地址锁存器和解码器以及A/D转换器和三态输出锁存器。 复用器可以选择8个模拟通道，允许8路模拟时分输入，共用A/D转换器进行转换。 三态输出锁存器用于锁存经过A/D转换的数字电容，且当OE侧为高电平时，可以从三态输出锁存器取得经过转换的数据。 地址锁存器和解码电路完成a、b、c三个地址位的锁存器和解码，其解码输出用于通道选择。 8位A/D转换器是逐次近似式，由控制和定时电路、逐次近似寄存器、树开关、256R电阻梯形等构成。(2) .销结构IN3 IN2IN4 IN1IN5 IN0PS6KIN7 BPS欧洲航空公司D3 D7OE D6CLK D5VCC D4VREF D0GND VREF-D1 D21 282 273 264 255 246 237 228 219 2010 1911 1812 1713 1614 15图3.6.2引脚结构图w D7D0 :输出数据线(三状态)w IN0IN7:8通道(路)模拟输入w ADDA、ADDB、ADDC :通道地址ale :通道地址锁存器w START :开始转换w EOC :转换完成状态输出oe :输出许可(打开输出三状态门)w CLK :时钟输入(10KHz1.2MHz )(3)ADC0809的主要引脚说明：ADC0809相对于输入的模拟量，信号为单极性，电压范围为0-5V，信号过小的话，必须放大的输入的模拟量在变换中也应该不会变化，模拟量的变化过快的话，在输入之前必须追加采样保持电路。 地址输入和控制线： 4条，IN0-IN7:8条模拟输入通道，ALE为地址锁存允许输入线，高电平有效。 当A