补码加减法运算(计算机组成原理)PPT课件

. 1、计算机的构成原理，222222222222222222222否则减去，|大|-|小|，结果符号与|大|相同。 减法规则：减去两个原符号表示的数，首先把减数符号反转，然后把与减数符号相反的减数符号用原符号相加。 在补数加减运算、1 .原符号加减运算、3、补数加法运算式：x补充y补充=x y补充(mod2)、模式2的意义上，任意2数的补数之和等于该2数的和的补数。 这是补数加法的理论基础。 2 .补码相加、特征：不需要预先确定码，码比特连同码值比特一起参与运算。 如果加上符号位有进位，则舍去该进位。 补数加法的特征： (1)符号比特必须作为数字的一部分一起参加运算(2)类型2的意义上的加法，即，2以上的进位被丢弃。 其结论也适用于定点整数。 求出、4、例：x=0.1001、y=0.0101、x y。 因为解：x补充=0.1001，y补充=0.0101x补充0.1001 y补充0.1110，所以求x y=0.1110，例：x=0.1011，y=-0.0101，x y。 因此，x y=0.0110， x 补充=0.1011，y补充=1.1011x补充0.1011 y补充1.1011，x y补充10.0110，5，3 .补充减法运算，加法运算完成。 补数减法的式子： x-y补全=x补全-y补全=x补全-y补全，式证明： -y补全=-y补全，式即得证。 求出补充=x补充y补充(mod2)指令y=-x-0补充=x补充=-x补充(mod2)证明：6，例：x=0.1101，y=0.0110，x-y。 解：x补正=0.1101y补正=0.0110-y补正=1.1010，x-y=0.0111，解： x补正=1.0011y补正=0.0110x补正=1.0011y补正=0. 0111 x-y=0.0111，x补充0.1101，-y补充1.1010，x-y补充10.0111，7，溢出和检测方法在定点机器中数量的显示范围为|x|1。 运算中发生一个以上的现象时，称为“溢出”。 求1 .概念、8、解： x补充=0.1011y补充=0.1001y补充0.1001x y补充1.0100，例如x=0.1011、y=0.1001、x y。 例如，求出x=-0.1101、y=-0.1011、x y。 解： x补充=1.0011 y补充=1.0101x补充1.0011y补充1.0101x y补充0.1000，两个正数相加后的结果为负数，这显然是错误的。 两个负数相加的结果为正数，这也是错误的。9、错误的原因是运算结果超过了代码能表示的数字大小。 两个正数加上：的结果大于机器能表现的最大正数，被称为上溢的两个负数的和：结果小于机器能表现的最小负数，称为下溢。10，2 .溢出的检测方法，x补充0.1011 y补充0.1001x y补充1.0100，x补充1.0101x y补充0.1000，(1)单符号比特法，11，单符号当将符号比特扩展为2比特(Sf1、Sf2 )时，其表示的信息量扩大，能够判别是否发生溢出，并表示结果的符号。 (2)双码比特法、双码比特法也被称为“变形互补”或“型4互补”。 变形互补码的定义：x互补=，x0x24 x-2x0，(mod4)，12，都小于1的正数：两个符号位为“0”，即00.x1x2，xn； 大于-1的负数：两个符号比特都为“1”，即11.x1x2xn，其中两个变形互补符号之和等于两个和的变形互补符号，将要求两个符号比特像数字一样参与运算的两个数字以4为模型进行相加，即，对最高符号比特另外，模型4的补数加法公式： x补数y补数=x y补数(mod4)，采用变形补数后数的表示：13，Sf1Sf2=00结果为正，无溢出01结果为正，无溢出，即，结果的二无论是否溢出，最高符号位总是表示结果的正确符号。溢出逻辑公式为： V=Sf1Sf2公式，Sf1和Sf2分别为最高符号比特和第二符号比特，该逻辑公式可以通过异或门来实现。 双重符号比特的意思如下：14，解： x补充=00.1100 y补充=00.1000x补充00.1100y补充00.100001.0100符号比特出现“01”，并指示溢出即，结果大于1，求出例x=0.1100、y=0.1000、x y。 解： x补充=11.0100 y补充=11.1000x补充11.0100y补充11.100010.1100符号位出现“10”，并指示出现了溢出，并出现了负溢出。 也就是说，结果是小于-1，例如x=-0.1100，y=-0.1000，求出x y。 根据、15，以上的例子，当在最上位比特中有进位，在编码比特中没有进位时，当知道发生上溢的最上位比特没有进位，在编码比特中有进位时，下溢发生。 因为(简单地说，将正数与负数相加就会发生溢出)，所以在V=CfCo中，Cf是从符号比特开始的进位，Co是从最高有效比特开始的进位。 此逻辑表达式也可以用异或门实现。 (3)利用进位值的判别法(单符号)，将0.1100 y设为0.10001.1000，x设为1.0100 y设为1.10000.1100，16，V=C1Co，V=Sf1Sf2，判定电路si=aici Ci 1=AiBi BiCi CiAi，1.1位全加法器，18，逻辑方程式，si=aici，ci1=aibi bici ciai，逻辑电路(1位全加法器)，常用全加法器逻辑电路，逻辑符号， 、20、t被定义为对应于单级逻辑电路的单位栅极延迟。 t通常采用否定门或否定门的时间延迟作为测量单位。 另外，对于n位进位加法器的问题、时间延迟、(1)1位全加法器(FA )，Si的时间延迟为6T (各级的异或门延迟3T )，而Ci 1的时间延迟为5T。22，(2)n比特行波进位加法器的延迟时间ta为：9t是最下位两极的异或门加上溢出异或门的合计时间2t是各级进位链的延迟时间。 另外，ta=n2T 9T=(2n 9)T，若不考虑溢出检测，则ta=(n-1)2T 9T，ta与加法器的输入侧相加后，在最坏的情况下加法器输出侧成为获得稳定的加法输出所需的最长时间。 PS越小越好。23、缺点： (1)串行进位、运算时间长(2)只能进行加法和减法两种操作，不能进行逻辑操作。 多功能算术/逻辑运算单元(ALU):不仅具有算术运算和逻辑运算的功能，而且具有进位逻辑。 可以实现高速运算。 由1位全加法器(FA )构成的行波进位加法器：、24、十进制加法器、十进制加法器可以用BCD码(二-十进制码)来设计，可以通过对二进制加法器加上适当的“校正”逻辑来实现。 由于701110110131(=d)01101