西工大_数电实验_第二次实验_实验报告

数字电学实验2一.实验的目的1.学习和掌握硬件描述语言；熟悉门电路的逻辑功能，用硬件描述语言实现门电路的设计。2.熟悉中型设备解码器的逻辑功能，并用硬件描述语言实现其设计。3.熟悉时序电路计数器的逻辑功能，并使用硬件描述语言实现其设计。4.熟悉分频器电路的逻辑功能，并使用硬件描述语言实现其设计。二。实验设备1.Quartus开发环境2.ED0发展委员会三。实验内容要求1:写一个异或逻辑电路。编译器如下。1) QuartusII波形模拟验证；2)下载到DE0开发板进行验证。要求2:编写一个七段代码解码器，将二进制代码转换为0-F1) QuartusII波形模拟验证；2)下载到DE0开发板，用开发板上的数码管进行验证。要求3:写一个计数器。1) QuartusII波形模拟验证；2)下载到DE0开发板进行验证。要求4:写一个5M和50M分频器，可以达到50%的占空比，即两个输出，输出信号频率分别为10Hz和1Hz。1)下载到DE0开发板进行验证。(注意：使用DE0板上的50M晶体振荡器作为输入信号，通过开发板上的两个发光二极管灯观察输出信号)。2)电路框图如下：扩展内容：利用已经实现的VHDL模块文件和原理图方法，实现10Hz频率的0-F计数自动循环显示。(提示：关于如何在逻辑原理图中应用VHDL模块文件，请参考参考5)四.实验原理1.实验1实现了异或逻辑电路。VHDL源代码如下：图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体驱逐是端口(标准逻辑；标准逻辑输出)；结束驱逐；“异门”的建筑功能开始异或；结束；2.实验2实现了一个七段解码器，将二进制代码转换成0-F，VHDL源代码如下：图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体七解码器端口(数据输入：输入标准逻辑向量(3向下0)；dis _ OUt : OUt STD _ LOGIC _ VECTOR(6 DOWNTO 0)；结束七个解码器；七解码器的体系结构开始进程(数据输入)开始信息系统中的案例数据WHEN 0000 =dis _ out= 1000000-显示0WHEN 0001 =dis _ out= 1111001-显示器1WHEN 0010 =dis _ out= 0100100-显示器2WHEN 0011 =dis _ out= 0110000-显示器3WHEN 0100 =dis _ out= 0011001-显示器4WHEN 0101 =dis _ out= 0010010-显示5WHEN 0110 =dis _ out= 0000010-显示器6WHEN 0111 =dis _ out= 1111000-显示器7WHEN 1000 =dis _ out= 0000000-显示器8WHEN 1001 =dis _ out= 0010000-显示器9WHEN 1010 =dis _ out= 0001000-显示aWHEN 1011 =dis _ out= 0000011-显示器bWHEN 1100 =dis _ out= 1000110-显示器cWHEN 1101 =dis _ out= 0100001-显示器dWHEN 1110 =dis _ out= 0000110-显示eWHEN 1111 =dis _ out= 0001110-显示器f当其他人=dis _ out= 1111111-关灯，不要显示。结案；结束流程；结束fwm3.实验3完成了一个计数器，VHDL源代码如下：图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；使用电气和电子工程师协会。标准逻辑无符号。全部；实体计数器IS端口(RST clk :标准逻辑；DOUT :输出标准逻辑向量(3下降0)；-4位计数COUT :输出标准逻辑)；进位位结束计数器；计数器的体系结构信号Q1 :标准逻辑向量(3向下0)；开始过程(RST克拉克)开始如果RST=0，那么Q1=(其他=0)；COUT=0；ELSIF clkEVENT和clk=1，然后Q1=Q1 1；COUT=0；如果Q1=1001 ，那么Q1=(其他=0)；COUT=1；结束中频；结束中频；结束流程；Q1；结束fwm4.实验4编译一个5M和50M分频器，可以达到50%的占空比，即两个输出，输出信号频率分别为10Hz和1Hz。VHDL源代码如下：图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体fpq IS端口(clk:IN标准逻辑；clk_out、clk _ OUt 1: OUt STD _ LOGIC)；结束fpq。fpq IS的体系结构常数m :整数：=25000000。-50 m分频至1Hz=2500万。常数m1 :整数：=2500000。-5米分频至10Hz=2500000。信号tmp :STD _ LOGIC信号tmp1 :STD_LOGIC。开始过程(clk，tmp)变量cout :整数：=0 .开始如果clkEVENT和clk=1，则cout :=cout 1；-计数器1如果cout=m，则tmp=0；-计数小于等于25000000，输出0ELSIF coutdis _ out= 0000当1=dis _ out= 0001当2=dis _ out= 0010当3=dis _ out= 0011当4=dis _ out= 0100当5=dis _ out= 0101当6=dis _ out= 0110当7=dis _ out= 0111当8=dis_out=1000 时；当9=dis _ out= 1001当10=dis_out=1010 时；当11=dis _ out= 1011当12=dis_out=1100 时；当13=dis _ out= 1101当14=dis _ out= 1110当15=dis _ out= 1111当其他=计数：=0时；结案；如果clkEVENT和clk=1，则计数：=计数1；结束中频；结束流程；结束fwm最后使用七段译码器译码为七段码图书馆。使用电气和电子工程师协会。标准逻辑1164 .全部；实体七解码器端口（数据输入：输入标准逻辑向量(3向下0)；dis _ OUt : OUt STD _ LOGIC _ VECTOR(6 DOWNTO 0)；结束七个解码器；七解码器的体系结构开始进程（数据输入)开始信息系统中的案例数据当 0000 =dis _ out= 1000000-显示0当 0001 =dis _ out= 1111001-显示1当 0010 =dis _ out= 0100100-显示2当 0011 =dis _ out= 0110000-显示3当 0100 =dis _ out= 0011001-显示4当 0101 =dis _ out= 0010010-显示5当 0110 =dis _ out= 0000010-显示6当 0111 =dis _ out= 1111000-显示7当1000=dis _ out=0000000-显示8当 1001 =dis _ out= 0010000-显示9当 1010 =dis _ out= 0001000-显示A当 1011 =dis _ out= 0000011-显示b当 1100 =dis _ out= 1000110-显示C当 1101 =di