VHDL--Quartus II调用Modelsim进行仿真VIP

Vhdl - Quartus ii(版本11.1)调用Modelsim进行建模以前，模拟是Quartus II附带的“矢量波形文件”，但其功能有限，因此在老师的推荐下，他接触了Modelsim，在一段时间的折中后取得了成果。在调查数据的过程中，我发现很多联合说明都是用Verilog语言编写的，并且很少使用VHDL。下面概括了VHDL语言的特定阶段和需要注意的详细信息 略过崎岖的道路，直接展示结果。这个例子是“8位7段数码管的动态扫描显示”I .使用Quartus II编译VHDL语言1.首先，创建项目File-new project向导(第三个图标)输入实施项目的目录和名称，后续源程序的物理名称必须与此处的名称相同。完成后，单击finish，然后单击yes。2.新VHDL源文件File-New-VHDL File-OK写程序(此处只介绍步骤，不包括源程序)附注：方案的实体名称必须与先前建立专案时命名的档案名称相同！然后保存而不更改。单击直接保存。3.编译快捷方式按钮在界面上显示红色倒三角形，编译成功完成后关闭编译报告。4.设备设置特定的实验设备根据提供的实验板进行设置Assignment-Device4.接脚指定assignment-接脚规划器将相应的硬件针脚填充位置下面的方框中也因实验版而异6.分配好针脚后，重新编译以使分配的针脚起作用。首先，调用Modelsim1、将模拟工具设定为Modelsim-alteraTool-Options-EDA Tool Options、将Modelsim-Altera后面的地址更改为计算机上Modelsim-Altera.exe的位置，然后单击OK。2、使用Quartus II生成的模板创建TestBench文件processing-start-start test bench template writer、标记成功后，关闭报告生成。后缀是。vht文件创建完毕。可以在开始此实验时创建的项目名称的文件夹下的“simulation”子文件夹下找到此操作。通过Quartus II左上角的打开图标。可以打开vht文件，将文件类型更改为All files或下图中显示的类型。否则找不到。然后在simulation文件夹下找到并打开。此模板提供端口部分、接口变量声明和实例化语句映射等。填写以下流程Process所需的测试代码：以下是：注意：init和always是关键字，必须更改保存吧3、将TestBench添加到项目单击“打开”单击Add，然后单击OK，直到Setting界面全部关闭。可以开始模拟了Modelsim软件自动启动的tools-run simulation tool-RTL simulation如果上一个主程序和TestBench没有错误，则会显示以下界面单击上面的“红点”(stop)时通过单击运行按钮(旁边的时间根据实际需要调整)，然后通过Ctrl鼠标滚动或界面上的加号按钮，可以将波形调整为易于查看的时间间隔，如下所示；如果您对0和1的组合难以理解，则可以右键单击将二进制更改为十进制或十六进制格式。最终波形图如下：符合测试和实验目的是对的。您还可以滚动波形下的光标以观察不同时间点的波形。Quarts II调用Modelsim已成功完成，剩下的是将程序下载到硬件实验板中进行验证。注意：1 .项目名称包含主项目群(.Vhd文件)的物理名称。2.TestBench名称是TestBench程序(.Vht文件)的实例名称。3.初始化“进程”中使用的所有变量和信号。否