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文档简介

第 组 . 西华大学实验报告（计算机类）开课学院及实验室： 机械学院实验室 实验时间 ： 年 月 日学 生 姓 名学 号成 绩学生所在学院电气与电子信息学院年级/专业/班课 程 名 称EDA技术实验课 程 代 码实验项目名称码制变换译码器设计项 目 代 码指 导 教 师项 目 学 分一、实验目的学习译码器的功能与定义，学习VHDL。二、内容与实验原理内容 ：编写二十进制译码器的VHDL 代码并编译仿真。实验原理： 译码是编码的逆过程，它的功能是将特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路成为译码器。 译码器可分为两种类型，一种是将一系列代码转换成与之一一对应得有效信号。这种译码器可以称为唯一地址译码器，它常用于计算机中对存储器单元地址的译码，即将每一个地址代码换成一个有效信号，从而选中对应的单元。另一种是将一种代码转换成另一种代码，所以也称为代码变换器。 三、使用环境计算机、Modelsim应用软件。四、核心代码及调试过程LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY priority_decoder IS PORT( cs: IN STD_LOGIC; input: IN STD_LOGIC_VECTOR(8 DOWNTO 0); y: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END priority_decoder;ARCHITECTURE behave OF priority_decoder ISBEGIN PROCESS(input) BEGIN IF(input(8) = 1 AND cs = 1) THEN y = 1001; ELSIF(input(7) = 1 AND cs = 1) THEN y = 1000; ELSIF(input(6) = 1 AND cs = 1) THEN y = 0111; ELSIF(input(5) = 1 AND cs = 1) THEN y = 0110; ELSIF(input(4) = 1 AND cs = 1) THEN y = 0101; ELSIF(input(3) = 1 AND cs = 1) THEN y = 0100; ELSIF(input(2) = 1 AND cs = 1) THEN y = 0011; ELSIF(input(1) = 1 AND cs = 1) THEN y = 0010; ELSIF(input(0) = 1 AND cs = 1) THEN y = 0001; ELSE Y = 0000; END IF; END PROCESS;END behave;1、按照真值表编写二十进制译
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