09年微机接口课程设计

,内容概要,课程设计,实验指导,知识准备,实验要求,实验要求,掌握ispLEVER软件的使用方法,掌握isp器件的使用方法,用VHDL进行较复杂逻辑电路的设计和调试,写出课程设计报告,熟练掌握isp器件的下载方法,分组完成四个实验,实验设备ISP1032万用表或逻辑笔示波器数字实验系统TDS-2或TEC-5硬件描述语言VHDL：VHDL:IEEE的一种标准硬件描述语言,全称超高速集成电路硬件描述语言(VeryhighspeedintegrationcircuitsHDL).ABEL_HDL语言:适合入门和教学及简单电路.Verilog-HDL:适合描述门级和底层逻辑电路.,实验设备和描述语言,设计报告要求,VHDL语言描述设计写出调试中出现的问题及解决方法写出层次设计的体会比较不同种描述方式的心得写出本次设计的收获和不足,ISP器件的设计流程图,利用VHDL做逻辑设计输入，叫做文本输入.,VHDL语言基本结构,实体(Entity):描述所设计的系统的外部接口信号结构体（Architecture）:描述系统内部的结构和行为包集合（Package）:存放各种设计模块能共享的数据类型配置（Configuration）:从库中选取单元来组成新系统库（Library）:存放已编译过的模块单元,ISP逻辑器件系列,ISP器件分类ispLSI系列:isp大规模集成电路ispGAL系列:isp通用阵列逻辑ispGDS系列:isp通用数字开关,ispLSI系列有六个系列：(1)ispLSI1000系列基本型(2)ispLSI2000系列(3)ispLSI3000系列(4)ispLSI5000V系列(5)ispLSI6000系列(6)ispLSI8000系列,ispLSI1032总体结构图,GLB是ispLSI器件最基本的逻辑单元。由与阵列、乘积项共享阵列、四输出逻辑宏单元、控制逻辑组成。GLB可置成五种组态.,基本情况4个巨块（通过GRP相连）巨块包括:8个GLB1个ORP16个I/O84个引脚，64个I/O；,GLB的标准组态(1),4个或门输入按4，4，5，7配置。或门输出送到或阵列后，可进行编程。同一GLB中的触发器同步工作或复位。可使用全局时钟，也可用片内生成的乘积项时钟。,GLB高速直通组态(2),4个或门输入按4，4，4，4配置。4个或门输出跨过或阵列和异或门直接与一个触发器一一对应。此时，与门12，19输出可作为控制逻辑的输入信号。,GLB的异或逻辑组态(3),或门输入按3，3，4，6配置。异或门的一个输入来自乘积项（0、4、8、13），一个输入是4个或门输出的任意组合。,GLB的异或逻辑组态(4),或门输入按3，3，4，6配置。异或门的一个输入来自乘积项（0、4、8、13），一个输入是4个或门输出的任意组合。,GLB的异或逻辑组态(5),或门输入按3，3，4，6配置。异或门的一个输入来自乘积项（0、4、8、13），一个输入是4个或门输出的任意组合。,ISP器件的编程方式,1.利用PC机的I/O端口编程PC并行口可向用户目标板提供编程信号，在PC上执行下载软件，选择所需的JED文件后下载,完成对IsP器件的编程。编程电缆：提供编程信号（SDI、MODE、SDO、SCLK、地和目标板电源检测线）,VHDL语言基本结构,实体(Entity):描述所设计的系统的外部接口信号结构体（Architecture）:描述系统内部的结构和行为包集合（Package）:存放各种设计模块能共享的数据类型配置（Configuration）:从库中选取单元来组成新系统库（Library）:存放已编译过的模块单元实体和结构体是一个VHDL程序中两个必需的元素!,VHDL逻辑结构,存放共享的数据类型,库,程序示例-描述一个两输入单输出的门电路z=xy,libraryieee;useieee.std_logic_1164.all;entityinhibitisport(x,y:instd_logic;z:outstd_logic);endinhibit;architecturertlofinhibitisbeginz=1whenx=1andy=0else0;endrtl;,-Library,-Package,ENTITY实体名ISGENERIC语句；PORT语句；ENDENTITY实体名；,实体和结构体描述,1ENTITY实体,实体在设计中对应一个电路模块，实体要说明模块的每个端口；实体名称和信号名称应方便记忆；名称不能重复；对模块进行编译时，文件名须与实体名相同；,实体语法要点,以entity实体名is开始；以endentity实体名结束端口（port）说明:信号名、信号模式、信号类型除首行entityis外，每一句以分号“；”结束程序时的一行可含若干句（分号间隔），一句可写若干行。双短线“-”后为注释，注释用于理解程序，不影响编译；单词之间必须使用空格；并列信号间使用逗号关键字,不区分大小写,2结构体,ARCHITECTUREOFIS说明语句;BEGIN并行语句;如PROCESSENDARCHITECTURE;,描述实体的内部结构和逻辑功能与一个实体（ENTITY）相联系,可有多个结构体.IS和BEGIN之间是结构体说明区,BEGIN和END之间是并行语句结构体描述方式：数据流描述-布尔代数描述系统的输入和输出结构描述-分层次描述，高层可调用低层模块行为描述-高级描述，类似高级语言编程,示例-结构体的数据流描述,-用布尔代数直接描述电路的输入输出,实体nand2的结构体是Dataflow。BEGIN和END间是结构体并行语句区(赋值和进程语句)=信号赋值,结构体的结构描述,层次描述，高层调用低层组件（COMPONENT)。组件：存放在VHDL库中，可调用。内部信号（SIGNAL）:各组件间内部的连接“导线”。,内部信号和PORT的区别：PORT端口有输入输出之分，信号无数据流动方向说明PORT在实体中定义，信号在结构体中定义,设计一个RS触发器调用组件nand2,结构体说明区中说明调用的组件(nand2)每个组件定义一个组件名或标识符(U1,U2)通过组件名:Portmap语句,使所有组件连接起来。,示例-结构体的结构描述,示例-结构体的行为描述（BehavioralDescription）,architecturebehaviorofNAND2isbeginprocess(A,B)beginif(A=1)and(B=1)thenC=0;elseC=1;endif;endprocess;endbehavior;,描述组件nand2,使用Process语句完成高级描述方式(High-levelDescription),例:用行为法描述一个24译码器,内容概要,实验指导,实验提示原理用VHDL设计一个简易电子琴,.有8个按键，每键代表一个音符,1、2、3、各音符按一定的顺序排列，须符合电子琴的按键排列顺序。每个音符对应特定的频率的方波信号.方波信号由多模计数器产生.方波信号占空比可改变音量大小.,用途:有电子琴的基本功能，可弹奏出简单的乐曲。,实验一,简易电子琴,ispLSI1032,输入的主频=100KHz,不同的键产生不同频率的输出输出由多模计数器产生,K0K1K2K3K4K5K6K7,设计思想,顶层模块(piano),底层模块(value),多模计数器,二分频计数器,判断当前按键是否有效,实验一顶层,顶层模块(piano),多模计数器,二分频计数器,改变音量使输出信号占空比为50%,多模计数器输出波形：,实验提示用VHDL设计一个计数器,测量特定时间(内数字脉冲信号的数目).闸门信号为1(m)s时,计数结果即为被测信号的(千分子一)频率.闸门信号由时钟基准信号分频产生.计数器采用十进制,显示计数结果,简易频率计,用途:测量低频数字脉冲信号的频率,实验二,简易频率计,ispLSI1032,11MHz待测信号,检测开始,时钟基准信号100KHz,设计思想,顶层模块(frequency),底层模块(gate),gate=1对被测信号进行十进制计数,gate=0显示计数结果,产生闸门信号及清零信号,1S的闸门信号的产生方法：,对100kHz时钟计数，当计满99999时产生输出信号，再经2分频后产生占空比50%的方波信号。,计数,显示,实验三,交通灯控制,ispLSI1032,设计思想,顶层模块(tralight),六个时序状态,1、初始四个方向的红灯全亮。延时1秒。,2、东西方向绿灯亮，南北方向红灯亮。延时5秒。,3、东西方向黄灯闪，南北方向红灯亮。延时2秒。,4、东西方向红灯亮，南北方向绿灯亮。延时5秒。,5、东西方向红灯闪，南北方向黄灯闪。延时2秒。,6、返回2，继续运行。,7、紧急情况时手动控制四个方向红灯全亮。之后返回中断状态继续。,四个计数器：1秒2秒、5秒、0.2秒。,黄灯闪:连续亮0.2秒,灭0.2秒,实验三,六个时序状态,1秒计数器计数,启动/复位,1秒计数器复位并停止计数5秒计数器开始计数,1秒后,5秒计数器复位并停止计数2秒计数器开始计数提供闪烁信号,5秒后,2秒计数器复位并停止计数5秒计数器开始计数,2秒后,5秒计数器复位并停止计数2秒计数器开始计数提供闪烁信号,5秒后,2秒后,S0,S1,S2