3.3 qdpsk调制解调原理 - 中山大学信息科学与技术学院本科教育网站

本科生毕业论文题目基于FPGA的QDPSK调制解调器设计与实现院系信息科学与技术学院电子与通信工程系专业自动化学生姓名刘琳琅学号04373012指导教师陈云洽（职称）副教授二八年四月摘要现代通信系统要求通信距离远、通信容量大、传输质量好。作为关键技术之一的调制解调技术一直是人们研究的一个重要方向。QDPSK是一种具有频谱利用率高、频谱特性好、抗干扰性能强、传输速率快的高效传输方式，因此得到了广泛应用。用FPGA实现的调制解调器能符合实时、高速和实现复杂算法的系统要求，有较强的实用价值。本文对基于FPGA的全数字QDPSK调制解调系统进行了深入研究。首先，分析了BPSK及BDPSK调制解调原理，在此基础上引入QDPSK调制解调系统的设计方法；其次，分别将调制系统和解调系统模块化，对各模块的实现原理进行了探讨，并采用VHDL语言完成各模块的设计，在第三方工具MODELSIM上实现功能仿真并验证了设计的正确性，其中重点研究了数控振荡器NCO、低通滤波器、载波同步和位同步的实现；最后，对系统设计进行了经验总结，并对下一步工作提出了展望。关键词FPGA；QDPSK；调制解调；NCO；低通滤波器；同步技术ABSTRACTFORDISTANCE,LARGECOMMUNICATIONCAPABILITYANDHIGHTRANSMISSIONQUALITYAREREQUIREDINMODERNCOMMUNICATIONSYSTEMMODULATIONANDDEMODULATION,WHICHISONEOFTHEMOSTKEYTECHNIQUESINCOMMUNICATION,HASALWAYSBEENANIMPORTANTASPECTOFRESEARCHINGFIELDQDPSKDIGITALMODULATINGTECHNIQUEHASFEATURESOFHIGHSPECTRUMUTILIZATIONRATIO,BETTERSPECTRUMSPECIFICATION,STRONGERANTIINTERFERENCEPERFORMANCE,HIGHERTRANSFORMSPEEDANDGREATEFFICIENCY,SOITHASBEENAPPLIEDWIDELYINMANYCOMMUNICATIONSYSTEMSTHEMODEMBASEDONFPGA,WHICHCONFORMTOTHESYSTEMREQUIREMENTOFREALTIME,HIGHSPEEDANDCOMPLEXALGORITHMREALIZATION,ISOFMUCHPRACTICALVALUEANALLDIGITALMODEMSYSTEMOFQDPSKBASEDONFPGAHASBEENRESEARCHEDANDDESIGNEDINTHISDISSERTATIONTHEMODULATIONANDDEMODULATIONRATIONALESOFBPSKANDBDPSKAREANALYZEDATFIRST,ANDTHENTHEMETHODTODESIGNQDPSKMODEMISINTRODUCEDINTHEDISSERTATIONAFTERTHAT,THEMODULATORANDDEMODULATORAREDIVIDEDINTOMANYMODULESEVERYMODULESRATIONALEISDISCUSSED,EVERYMODULESREALIZATIONISCOMPLETEDBYVHDLHARDWARELANGUAGE,ANDEVERYMODULESFUNCTIONALSIMULATIONANDCONFIRMATIONISSUCCEEDEDBYTHETHIRDPARTYTOOLMODELSIMTHISDISSERTATIONEMPHASIZESADISCUSSIONABOUTNUMERICALCONTROLOSCILLATORNCO,THELOWPASSFILTER,CARRIERSYNCHRONIZATIONANDBITSYNCHRONIZATIONLASTLY,THEDISSERTATIONENDSUPWITHRELEVANTEXPERIMENTSUMMARYANDFURTHERWORKKEYWORDSFPGA；QDPSK；MODULATIONANDDEMODULATION；NCO；LOWPASSFILTER；SYNCHRONIZATIONTECHNIQUE目录摘要IABSTRACTII第一章引言111研究背景112数字调制与解调技术概述113数字调制解调技术的发展现状与趋势214论文研究内容与结构3第二章FPGA技术及其开发流程421FPGA技术介绍4211FPGA的基本结构4212FPGA设计流程622VHDL硬件描述语言简述9第三章数字相位调制及QDPSK调制解调系统设计方法1131PSK调制原理11311绝对调相CPSK11312相对调相DPSK12313CPSK与DPSK的对比13322DPSK信号的产生与解调133212DPSK信号的产生133222DPSK信号的解调1433QDPSK调制解调原理16331QPSK信号简析16332QDPSK信号差分编码及解码17333QDPSK调制解调系统框架图18第四章基于VHDL语言的QDPSK调制系统的实现1941概述2042串并转换模块2043差分编码模块2144数控振荡器NCO模块22441NCO设计原理22442NCO的VHDL实现2545载波调制模块2746加法器模块2947QDPSK调制系统具体实现原理框图及仿真波形29第五章基于VHDL语言的QDPSK解调系统的实现3151概述3152乘法器（载波相乘）模块3153数控振荡器NCO模块3254低通滤波器模块32541数字滤波器设计原理32542数字滤波器的分布式算法实现35543数字低通滤波器的VHDL实现3755载波同步模块4356位同步模块4657抽样判决模块4958差分解码模块5059并串转换模块51510QDPSK解调系统具体实现原理框图51第六章总结与展望5261总结5262工作展望53致谢54参考文献55第一章引言11研究背景通信技术融入计算机和数字信号处理技术以后发生了革命性的变化，它和计算机技术、数字信号处理技术结合是现代通信技术的标志。在当今和未来信息化社会中，数字通信作为信息传输的重要手段，在全球数字化的社会潮流中，发挥着至关重要的作用。现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一个重要方向。从模拟调制到数字调制，从二进调制发展到多进制调制，虽然调制方式多种多样，但都是朝着使通信系统更高速、更可靠的方向发展。一个系统的通信质量，很大程度上依赖于所采用的调制方式。因此，调制解调方式的选取，将直接决定着通信系统质量的好坏。随着超大规模集成电路的发展，尤其是微电子技术和计算机技术的迅猛发展和广泛应用，数字化成为目前通信技术发展的趋势，它具有可靠性高，灵活性强，易大规模集成等优点，日益受到重视。目前，数字化的手段主要有专用集成电路ASIC和通用数字信号处理器DSP。专用集成电路是一种“硬”的设计方法，其优点是处理速度快，缺点是灵活性差。DSP是一种“软”的设计方法，它能完成十分复杂的算法，使用灵活，易实现模块化，缺点是受处理器速度的限制。现场可编程门阵列FPGA提供了实现数字信号处理的第三种解决方案，它结合了以上两种方式的优势，既具有很高的处理速度，又具有一定的灵活性。5本论文就采用FPGA实现数字调制解调技术加以论述。12数字调制与解调技术概述2与模拟通信相似，要使某一数字信号在带限信道中传输，就必须用数字信号对载波进行调制。对于大多数的数字传输系统来说，由于数字基带信号往往具有丰富的低频成分，而实际的通信信道又具有带通特性，因此，必须用数字信号来调制某一较高频率的正弦或脉冲载波，使已调信号能通过带限信道传输。这种用基带数字信号控制高频载波，把基带数字信号变换成频带数字信号的过程称为数字调制。那么，已调信号通过信道传输到接收端，在接收端通过解调器把频带数字信号还原成基带数字信号，这种数字信号的反变换称为数字解调。通常，我们把数字调制与解调结合起来称为数字调制。数字调制技术主要有三种方式振幅键控AMPLITUDESHIFTKEYING,简称ASK、频移键控FREQUENCYSHIFTKEYING,简称FSK和相移键控PHASESHIFTKEYING,简称PSK。二进制振幅键控2ASK方式是数字调制中出现最早最古老，也是最简单的调制方式。这种方法最初用于电报系统，但由于它在抗噪声能力上较差，故在数字通信中用的不多，但它常常作为研究其他数字调制方式的基础。此外，采用多进制的数字振幅键控称为MASK。二进制频移键控2FSK可利用一个矩形脉冲序列对一个载波进行调频而获得，即用载波的频率来完成数字信息的传送。常见的解调方法有非相干检测法和相干检测法。此外，采用多进制的数字频移键控称为MFSK。二进制相移键控2PSK方式是受键控的载波相位按基带脉冲而改变的一种数字调制方式，即利用载波振荡相位的变化来完成数字信息的传送。PSK根据参考相位的不同分为绝对相移方式CPSK和相对相移方式DPSK。绝对相移是以载波的不同相位直接去表示相应数字信息，而DPSK是利用前后相邻码元的相对载波的相位值表示数字信息。此外，采用多进制的数字相移键控称为MPSK，采用多进制的数字相对相移键控称为MDPSK。本文讨论的便是QDPSK调制，即四进制相对相移键控技术。13数字调制解调技术的发展现状与趋势随着信息电子技术和工艺的突飞猛进，新的调制解调技术突破传统的理论和模式，从而在速度上也远远突破了传统认识。非对称数字用户环路ADSL是一种崭新的调制解调技术，这种技术能够在普通的铜质电话线上提供几乎高于传统技术100倍的速率。它通过现有的普通双绞线不对称地传送数据。这种技术能向每个用户传送速率超过6MBIT/S的下行单向信息服务和速率可达64OKBIT/S的上下行双向信息服务。线缆调制解调器CABLEMODEM就是基于有线电视网的调制解调器，它采用的上行调制技术是QPSK或是16QAM，下行采用的是64QAM或256QAM的调制方式，这也是一种非对称的通信模式。CABLEMODEM上传速率为336KBPS，下传速率可达到38MBPS。目前国内外己有一些关于全数字QPSK调制解调器方面的研究成果和芯片问世。国外的如ST公司的ST550，ST5518；比利时NEWTEC公司的NTC2077FT；OKI公司的MSM7582TS；美国休斯公司的BCD4CM5000；美国HARRIS公司和德国HIRSCHMANN赫斯曼公司也都有相关的专用芯片。国内的如北京海尔集成电路设计有限公司研制的符合DVBS标准的卫星信道解码器HQPSKDVB，该芯片包括载波恢复、符号同步、解调、前向纠错和码流解扰等功能。这些芯片基本都是针对某些特定应用设计的，只能够在比较小的范围内调整。而用可编程器件实现的全数字调制解调器则可以说是一种用户全定制的调制解调方案，所有的参数都可以按照每个特定的用户来修改，做到最优化。此外，FPGA还具有静态可重复编程和动态系统重构的特性，使得硬件的功能可以像软件一样编程修改，极大的提高了电子系统设计的灵活性和通用性。14论文研究内容与结构本文主要研究的是基于FPGA的QDPSK调制解调器的设计与实现，论文的各章节内容如下第一章介绍了本论文的研究背景，数字调制解调技术概述、发展和趋势，以及本论文的主要研究内容和结构。第二章介绍FPGA技术和基于VHDL语言的设计流程。第三章介绍数字相位调制相关理论以及QDPSK调制解调系统的设计方法。第四章介绍基于VHDL语言的QDPSK调制系统的实现，在MODELSIM中对各功能模块进行功能仿真，并根据仿真结果对系统设计理论进行验证。第五章介绍基于VHDL语言的QDPSK解调系统的实现，在MODELSIM中对各功能模块进行功能仿真，并根据仿真结果对系统设计理论进行验证。第六章对论文工作进行总结，并提出进一步研究的展望。第二章FPGA技术及其开发流程21FPGA技术介绍FPGA（FIELDPROGRAMMABLEGATEARRAY），即现场可编程逻辑阵列，是在CPLD的基础上发展起来的新型高性能可编程逻辑器件，它一般采用SRAM工艺，也有一些专用器件采用FLASH工艺或反熔丝ANTIFUSE工艺等。FPGA器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点，可在较短地时间内完成一个电子系统地设计和制作，缩短了研制周期，达到快速上市和进一步降低成本的要求，适用于高速、高密度的高端数字逻辑电路设计领域，受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。FPGA的主要器件供应商有XILINX、ALTERA、LATTICE、ACTEL和ATMEL等。211FPGA的基本结构6不同厂家、不同型号的FPGA结构有各自的特点，但就其基本结构来看，主要包括可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元、内嵌专用硬核等六个部分，如图21所示。（1）可编程输入/输出单元输入/输出（INPUT/OUTPUT）单元简称I/O单元，它们是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配需求。为了让它有更灵活的应用，目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适配不同电气标准与I/O物理特性；可以调整输出驱动电流的大小；可以调整匹配阻抗特性等。（2）基本可编程逻辑单元基本可编程逻辑单元是可编程逻辑的主体，可以根据设计要求改变内部配置，完成不同逻辑功能。FPGA一般是基于SRAM工艺的，其基本可编程逻辑单元几乎都是由查找表（LUT，LOOKUPTABLE）和寄存器（REGISTER）组成的。FPGA内部查找表一般为4输入，查找表一般完成纯输入组合逻辑功能。FPGA内部寄存器结构相当灵活，可以配置为带同步/异步复位或置位、时钟使能的触发器（FF，FLIPFLOP），也可以配置成锁存器（LATCH）。FPGA一般依赖内部寄存器完成同步时序逻辑设计。图21FPGA的结构原理图6（3）嵌入式块RAM目前大多数FPGA都有内嵌的块RAM（BLOCKRAM）。FPGA内部嵌入可编程RAM模块，大大拓展了FPGA的应用范围和使用灵活性。FPGA内嵌的块RAM一般可以灵活配置为单端口RAM（SPRAM，SINGLEPORTRAM）、双端口RAM（DPRAM，DOUBLEPORTRAM）、伪双端口RAM（PSEUDODPRAM）、CAM（CONTENTADDRESSABLEMEMORY）、FIFO（FIRSTINFIRSTOUT）等常用存储结构。（4）丰富的布线资源布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA内部有着非常丰富的布线资源，这些布线资源根据工艺、长度、宽度和分布位置的不同而被划分为不同的等级，在基本逻辑单元内部还有各式各样的布线资源和专用时钟、复位等控制信号。（5）底层嵌入功能单元底层嵌入功能单元指那些通用程度较高的嵌入式模块，比如PLL（PHASELOCKEDLOOP）、DLL（DELAYLOCKEDLOOP）、DSP、CPU等。目前大多数FPGA厂商都在FPGA内部集成了DLL或者PLL硬件电路，用以完成时钟的高精度、地抖动的倍频、分频、占空比调整、移相等功能。（6）内嵌专用硬核这里讲的硬核主要指那些通用性相对较弱，不是所有FPGA器件都包含硬核（HARDCORE）。FPGA内部有两个阵营一方面是通用性较强，目标市场范围很广，价格适中的FPGA；另一方面是针对性较强，目标市场明确，价格较高的FPGA。前者主要指低成本（LOWCOST）FPGA，后者主要指某些高端通信市场的可编程逻辑器件。9212FPGA设计流程FPGA的设计流程大致可分为设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤，设计流程如图22所示。下面分别介绍各个设计步骤。图22FPGA设计流程图（1）设计输入设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式。HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与VERILOGHDL两种形式外，尚有各自FPGA厂家推出的专用语言，如QUARTUS下的AHDL。HDL语言描述在状态机、控制逻辑、总线功能方面较强，使其描述的电路能特定综合器（如SYNOPSYS公司的FPGACOMPILERII或FPGAEXPRESS）作用下以具体硬件单元较好地实现；而原理图输入在顶层设计、数据通路逻辑、手工最优化电路等方面具有图形化强、单元节俭、功能明确等特点，另外，在ALTERA公司QUARTUS软件环境下，可以使用MEMORYEDITOR对内部MEMORY进行直接编辑置入数据。常用方式是以HDL语言为主，原理图为辅，进行混合设计以发挥二者各自特色。通常，FPGA厂商软件与第三方软件设有接口，可以把第三方设计文件导入进行处理。如QUARTUS与FOUNDATION都可以把EDIF网表作为输入网表而直接进行布局布线，布局布线后，可再将生成的相应文件交给第三方进行后续处理。（2）设计综合必要修改设计输入必要修改功能仿真设计综合时序分析仿真网表设计实现报告文件位流文件配置器件时序仿真综合，就是针对给定的电路实现功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机进行优化处理，获得一个能满足上述要求的电路设计方案。也就是是说，被综合的文件是HDL文件（或相应文件等），综合的依据是逻辑设计的描述和各种约束条件，综合的结果则是一个硬件电路的实现方案，该方案必须同时满足预期的功能和约束条件。对于综合来说，满足要求的方案可能有多个，综合器将产生一个最优的或接近最优的结果。因此，综合的过程也就是设计目标的优化过程，最后获得的结构与综合器的工作性能有关。（3）仿真验证从广义上讲，设计验证包括功能与时序仿真和电路验证。仿真是指使用设计软件包对已实现的设计进行完整测试，模拟实际物理环境下的工作情况。前仿真是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性，如延时特性；而在布局布线后，提取有关的器件延迟、连线延时等时序参数，并在此基础上进行的仿真称为后仿真，它是接近真实器件运行的仿真。（4）设计实现实现可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生相应文件（如配置文件与相关报告）。通常可分为如下五个步骤。A）转换将多个设计文件进行转换并合并到一个设计库文件中。B）映射将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成可编程逻辑阵列内的可配置逻辑块与输入输出块及其它资源中的过程。C）布局与布线布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。最新的设计实现工具是时序驱动的，即在器件的布局布线期间对整个信号通道执行时序分析，因此可以使用约束条件操作布线软件，完成设计规定的性能要求。在布局布线过程中，可同时提取时序信息形成报靠。D）时序提取产生一反标文件，供给后续的时序仿真使用。E）配置产生FPGA配置时的需要的位流文件。在实现过程中可以进行选项设置。因其支持增量设计，可以使其重复多次布线，且每次布线利用上一次布线信息以使布线更优或达到设计目标。在实现过程中应设置默认配置的下载形式，以使后续位流下载正常。（5）时序分析在设计实现过程中，在映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析；而在布局布线后，也要对实际布局布线的功能块延时和实际布线延时进行静态时序分析。从某种程序来讲，静态时序分析可以说是整个FPGA设计中最重要的步骤，它允许设计者详尽地分析所有关键路径并得出一个有次序的报告，而且报告中含有其它调试信息，比如每个网络节点的扇出或容性负载等。静态时序分析器可以用来检查设计的逻辑和时序，以便计算各通中性能，识别可靠的踪迹，检测建立和保持时间的配合，时序分析器不要求用户产生输入激励或测试矢量。虽然XILINX与ALTERA在FPGA开发套件上拥有时序分析工具，但在拥有第三方专门时序分析工具的情况下，仅利用FPGA厂家设计工具进行布局布线，而使用第三方的专门时序分析工具进行时序分析，一般FPGA厂商在其设计环境下皆有与第三方时序分析工具的接口。（6）下载验证下载是在功能仿真与时序仿真正确的前提下，将综合后形成的位流下载到具体的FPGA芯片中，也叫芯片配置。FPGA设计有两种配置形式直接由计算机经过专用下载电缆进行配置；由外围配置芯片进行上电时自动配置。因FPGA具有掉电信息丢失的性质，因此可在验证初期使用电缆直接下载位流，如有必要再将烧录配置芯片中（如XILINX的XC18V系列，ALTERA的EPC2系列）。使用电缆下载时有多种直载方式，如对XILINX公司的FPGA下载可以使用JTAGPROGRAMMER、HARDWAREPROGRAMMER、PROMPROGRAMMER三种方式，而对ALTERA公司的FPGA可以选择JTAG方式或PASSIVESERIAL方式。因FPGA大多支持IEEE的JTAG标准，所以使用芯片上的JTAG口是常用下载方式。将位流文件下载到FPGA器件内部后进行实际器件的物理测试即为电路验证，当得到正确的验证结果后就证明了设计的正确性。电路验证对FPGA投片生产具有较大意义。22VHDL硬件描述语言简述47VHDL的英文全名是VERYHIGHSPEEDINTEGRATEDCIRCUITHARDWAREDESCRIPTIONLANGUAGE,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE1076（简称87版之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的10761993版本，（简称93版）。现在，VHDL和VERILOG作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与VERILOG语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点有（1）VHDL支持从上到下和基于库的设计方法，而且支持同步电路、异步电路、现场可编程门阵列器件以及其他随机电路的设计。（2）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（3）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（4）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（5）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。（6）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。第三章数字相位调制及QDPSK调制解调系统设计方法31PSK调制原理数字相移键控PSK是利用载波的不同相位或相位变化来传递信息的，可以分为绝对相移CPSK和相对相移DPSK两种。311绝对调相CPSK1所谓绝对调相即CPSK，是以载波相位的不同绝对值来表示不同的数字符号。对二进制CPSK，若用相位表示“0”码，相位0表示“1”码，即规定数字基带为“0”码时，已调信号相对于载波信号的相位为；数字基带为“1”码时，已调信号相对于载波信号为同相；按此规定，2CPSK信号的数学表达式为码为码为”0“,COS102TATSCCPK式31中，为载波的初始相位。受控载波在0、两个相位上变化如图301所示。其中，图31（A）为数字基带信号ST（也称绝对码）波形；图31（B）为载波波形，图31（C）为2CPSK绝对调相波形，图31（D）为双极性数字基带信号波形。图312CPSK信号波形图1从图31可见，2CPSK信号可以看成是双极性数字基带信号乘以载波而产生的，即COS02TATUTSCCPK式中，UT为双极性数字基带信号波形，其波形如图31（D）所示。在调制过程中，通常将ST即绝对码，转换成UT即双极性数字基带信号，再与载波相乘得到调制信号。312相对调相DPSK1相对调相（相对移相），即DPSK，也称为差分调相，这种方式用载波相位3132的相对变化来传送数字信号，即利用前后码元之间载波相位的变化表示数字基带信号。所谓相位变化有向量差和相位差两种定义方法。向量差是指前一码元的终相位与本码元初相位比较，是否发生了相位变化，而相位差是指前后两码元的初相位是否发生了变化，图32给出了两种定义的2DPSK波形。图32两种定义的DPSK信号波形1从图32可以看出，对同一个基带信号，按向量差和相位差画出的DPSK波形是不同的。例如在相位差法中，在绝对码为“1”码时，DPSK的载波初相位即前后两码元的初相位相对改变。出现“0”码时，DPSK的载波相位即前后两码元的初相位相对不变。在向量差法中，在绝对码为“1”码时，DPSK的载波初相位相对前一码元的终相位改变。出现“0”码时，DPSK的载波初相位相对前一码元的终相位连续不变，如图32所示。特别说明，在本文中，采用DPSK的调相，均为向量差法。313CPSK与DPSK的对比CPSK调制以后的信号由于存在相位突变，不能用非相干解调的方式解调，因此，必须用相干解调的方式。相干解调需要本地载波与接收到的已调信号中的载波信号保持同步即同频同相关系。正如前面讨论的一样，2PSK信号是以一个固定初相的未调载波为参考的。因此，解调时必须有与此同频同相的同步载波。如果同步不完善，存在相位偏差，就容易造成错误判决，称为相位模糊。解决相位模糊的代价是把解调电路及其实现复杂化，故在实际设备中，绝对相移的应用并不广泛。DPSK调制是用相邻两个码元的载波相位的变化来表示基带信号，它与未调载波相位无直接关系，即使使用相干解调的方式，也不会存在相位模糊问题。正是这一优点，使DPSK得到了广泛的应用。本课题采用的是QDPSK调制解调方式，而QDPSK是基于2DPSK上的正交调制，故下面首先详细讨论2DPSK调制解调的实现方法。322DPSK信号的产生与解调3212DPSK信号的产生根据前面所述的向量差调相法，每个DPSK的生成，根据是前一码元的相位及原码信息。按照前面讨论的规则，在绝对码为“1”码时，DPSK的载波初相位相对前一码元的终相位改变；出现“0”码时，DPSK的载波初相位相对前一码元的终相位连续不变。假定2DPSK信号的初始参考电平为0，给定数字基带信号即原码AN为“01101101”，根据所定的规则，我们很容易得到2DPSK信号即BN我们称其为差分码，具体在下面证明序列为“01001001”，把它们列成表格如表31所示表312DPSK差分编码数据例表原码AN01101101差分码BN100100100差分码BN001001001仔细观察表31，BN实际上是BN1与AN的模2加法，我们可以得到以下结论1NANB于是，我们只需在2CPSK调制电路前面加上一个差分编码器，便可实现2DPSK信号的调制，其产生原理框图如图33所示33图332DPSK信号产生原理框图图33中的2CPSK调制在前面已讲述，即将绝对码AN，转换成双极性数字基带信号，再与载波相乘得到调制信号，在此省去其实现的原理框图。3222DPSK信号的解调12调制信号的解调，在理论上是调制的逆过程。将图33稍作改变，我们可以得到2DPSK信号的解调原理框图如图34的所示图342DPSK信号的解调原理框图在此特别说明，2CPSK解调模块，并不等同于第313节讨论中的完全解调，即不会使最终的解调结果产生相位模糊。在这里，我们采用相干解调（又称极性比较法），这个模块的原理框图如图35所示图352CPSK解调原理框图在图35所示的解调原理框图中，ST为经过解调前期处理后（包括带通滤波等环节，本课题讨论的重点是解调，故将前期处理略去）的接收到的调制信号，NCO振荡器提供与ST同频的余弦信号。一般地，TCCOSCOS0TTSC式中，为2PSK信号某一码元的初相，0时，代表数字“0”；000时，代表数字“1”，与NCO产生的同步载波相乘后，输出为TCCOS2121COSCOS000TTTTZCCC低通滤波器LPF抽样判决器STNCO数控振荡器抽样脉冲输出BNZTXT2CPSK解调差分译码器2DPSK调制信号ST数字基带信号AN差分编码器2CPSK调制数字基带信号AN2DPSK调制信号ST3435低通滤波器的输出为时时00021COS21，TX根据发送端产生2PSK信号时（0或）代表数字信息（0或1）的规定，以及接收端与关系的特性，抽样判决器的判决准则必须为TX01,判为判为X其中，X为抽样时刻的值。抽样判决后，判决器输出差分码BN，BN为差分译码器的输入。差分译码器原理很简单，根据表31，我们很轻易地得到以下公式，1NBNBA按照式38，我们便可得到调制前的基带数字信号AN。33QDPSK调制解调原理331QPSK信号简析28对于2CPSK，单位码元调制后可以写成，为了COS02TATUSCCPK方便讨论，令A1，即，为初相，取值为0或COS02TTUSCPK。QPSK是2PSK的扩展，类似地，其信号可以写成，,为任意初相，COS0TTUTSCQPK21II1,2,3,4将上式展开，得363837TTUTUTSCCQPKSINICOS00令IT,QT,上式可写成0COSINTTQTTITCCQPSKSINCS于是QPSK信号可以看成是对两个正交的载波调制后所得信号的叠加，因此可以用正交调制的方法得到QPSK信号。分别以IT和QT为正交的坐标，我们可以得到QPSK的星座图如图36所示图36QPSK信号星座图以上是基于单个码元的讨论，对于数据序列，IT、QT便是两列双极性的数字基带信号，2SNNTTGUTI12SNTTQ由此可见，信源数据中的一半被I路的2PSK承担，另一半被Q路的2PSK承担。因此，调制前将一路数字序列经过串并转换后可分别进行2PSK调制，然后将两路调制波形叠加发送出去，便实现了QPSK调制。QPSK的解调实际上是两路2CPSK解调同时进行。根据前面的讨论，IT、QT两路信号互为正交信号，解调端接收到调制信号后，跟两路频率均为的C正弦和余弦信号进行分别相乘后滤波，再根据2PSK的解调步骤即可得到两路解调后的IT、QT序列，然后进行并串转换，便可得到QPSK的解调信号。在0111100001001110A载波相位0,/2,3/2B载波相位/4,3/4,5/4,7/439310311解调过程中，要进行位同步和载波同步控制。位同步保证接收端的抽样脉冲频率和发送端的码元速率相同，同时使抽样判决对准最佳取样判决位置。载波同步保证解调系统的相干载波与发送端的载波同频，在相位上保持某种同步关系。332QDPSK信号差分编码及解码2PSK有差分形式2DPSK，QPSK对应也有QDPSK（也称为DQPSK）。QDPSK可以对抗QPSK相干解调中的相位模糊问题，也可以像2DPSK那样进行差分相干解调。类似2DPSK，QDPSK是把4进制信息加载到前后符号的相位变化上。在实现上就是先将4进制符号做4进制的差分编码，然后再进行QPSK调制，得到的便是QDPSK调制信号。设为本码元与前码元的相位差，则信息编码与相位变化关系如表32所示表32信息编码与相位变化关系表009018027编码00011110令并串转换后的I、Q两路绝对码为AN、BN编码后的码元为CN、DN，并假设CN、DN的初始参考电平为0，现在有一序列“0110110001”差分编码得到的数据如下表33所示表33QDPSK差分编码数据例表序列0110110001AN01100BN10101CN100011DN101011CN000111DN010110从上表中，容易看出来串并转换后，每个码元周期增加了一倍；再有，CNDN差分码的生成，是CN1DN1与串并转换后原码ANBN的模4加法，即1NBANDCNDC类似地，可以得到差分解码的表达式为DCBA333QDPSK调制解调系统框架图根据以上的讨论，我们可以得到QDPSK的调制解调系统框图大致如下，其中图37为QDPSK调制系统框图，从图中可以看出，调制系统由串并转换模块、差分编码模块、单/双极性变换模块、数控振荡器、乘法器和加法器构成图38为QDPSK解调系统框图，从图中可以看出，解制系统由乘法器、数控振荡器、低通滤波器、载波同步模块、位同步模块、抽样判决器、差分解码器和并串转换模块构成。图37QDPSK调制系统框图图38QDPSK解调系统框图数控振荡器低通滤波器低通滤波器载波同步位同步抽样判决抽样判决差分解码并串转换I路Q路串并转换差分编码单/双极性变换单/双极性变换数控振荡器加法器输入输出I路Q路输入312313输出第四章基于VHDL语言的QDPSK调制系统的实现41概述在第三章中，已经具体阐述了QDPSK调制系统的实现原理，并对其确定了各功能模块的划分。根据图37，在实现过程中，将单/双极性变换与乘法器综合为载波调制模块，即QDPSK调制系统由串并转换模块、差分编码模块、数控振荡器模块、载波调制模块和加法器构成。下面会详细讨论各个模块。本章在第三章的理论基础上，利用VHDL语言编程实现各模块，并在MODELSIM仿真平台上对各模块进行功能仿真，并根据仿真结果对系统设计理论进行了验证。本课题设计的QDPSK调制解调系统的主要技术指标为输入码元INITIALDATA速率40KBPS，即每码元周期为25US系统时钟CLK频率40KHZ，即时钟周期为25US载波频率5KHZ42串并转换模块串并转换器的作用是将待调制的二进制INITIALDATA序列分成奇偶两路，即I、Q两路。编程实现时，对系统时钟上升沿计数，当为奇数时，把INITIALDATA赋予I路输出，若为偶数，把INITIALDATA赋予Q路输出。很明显，实现串并转换后的码元周期扩展了一倍。下面给出的是按此算法实现的部分VHDL程序IFCLKEVENTANDCLK1THENIFAREM2/0THENI_DATAINITIALDATAELSEQ_DATAINITIALDATAENDIFAA1图41给出了串并转换器SE_TO_PA的结构图，图中CLK为系统时钟输入端，RESET为复位信号输入端，INITIALDATA为待调制二进制信号输入端，I_DATA、Q_DATA分别为串并转换后的I、Q路输出。图41串并转换器SE_TO_PA结构图仿真时，设定输入INITIALDATA为二进制序列“00110100111010101110”的不断循环，得到的仿真图形如图42所示图42串并转换SE_TO_PA仿真波形从仿真波形看出，输出的I_DATA序列的一个循环为“0110100010”,Q_DATA序列的一个循环为“0100111111”，转换后每个码元的周期比INITIALDATA扩展了一倍。要特别注意的是，复位信号的影响占据了半个输入码元周期，因此输出I_DATA和Q_DATA均有一个系统时钟周期的延迟；由于是对系统时钟计数给定输出，故I路比Q路的输出延迟一个系统时钟。这两个延迟会带来串并转换后面所有模块的输出的延迟，所这并不会影响调制和解调结果。由于CLK上升沿计数的初值设为1，所得的I_DATA和Q_DATA的序列与理论结果刚好互换，但这并不影响调制与解调结果。解调时并串转换时按QIQ的顺序合并就能得到正确的结果。43差分编码模块根据式313，差分编码是一个模4加法的过程，编程时用查表法来实现。具体方法是把编码后的模4加法结果放入一个表内，并设定I_CODE、Q_CODE的初始参考电平均为0，根据输入的I_DATA、Q_DATA及输出I_CODE、Q_CODE的上一个状态I_CODEN1、Q_CODEN1进行查表，便可得出差分编码值I_CODE、Q_CODE。程序实现并不困难，在此不给出相关程序。图43给出了差分编码器DIF_CODE的结构图，图中CLK为系统时钟输入端，RESET为复位信号输入端，I_DATA、Q_DATA为数据输入端，I_CODE、Q_CODE为差分编码后的数据输出端。图43差分编码器DIF_CODE结构图仿真时，设定I_DATA为“011001”循环序列、Q_DATA为“100101”循环序列，得到仿真波形如图44所示；图44差分编码器DIF_CODE仿真波形根据输出的I_CODE、Q_CODE波形，我们可以验证差分编码器DIF_CODE的设计完全符合式313的要求。仿真中的DATA、CODE分别为输入输出的寄存器，用以作为查表的输入。44数控振荡器NCO模块441NCO设计原理数控振荡器NCO，英文全称为NUMERICALLYCONTROLLEDOSCILLATOR，实际上就是直接数字频率合成器DDS，即DIRECTDIGITALSYNTHESIZER。DDS是从相位概念出发直接合成所需波形的一种频率合成技术，通常由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器LPF构成。一般的DDS原理框图如图45所示图45DDS原理框图对于本课题的解调系统，NCO只需提供数字量化后的正弦波形及余弦波形，故将图45中的D/A、LPF和输入端的波形控制字省去，将累加器、相位寄存器及加法器合并，称其为地址产生器，可得到适合QDPSK调制系统的NCO数控振荡器，其原理图如图46所示图46产生正/余弦波形的数控振荡器原理框图由图46可知NCO主要是由地址产生器和波形数据存储器两部分组成的。地址产生器主要任务是完成把相位信息转换成地址信息的功能。波形存储ROM是一个存储器，可由FPGA芯片中内置的ROM来实现。它主要的功能是存储一个整周期正弦波的所有采样点的幅值数据，从而构成一个查找表。每一个参考时钟到来时，查找表根据地址信息读取正弦波的采样数据，然后送出一对正/余弦波数据。总的来说，波形存储ROM的作用是根据相位信息输出该相位所对应的采样点的数据。在ROM中，存储容量是由地址信息的位数决定的。若地址信息为N位，则ROM中存储的数据为个，即说明一个周期内采样了个点，每相邻的地N2N2址信息所代表的相位信息相差。本设计中，正弦波周期的采样值点为8个，N360地址信息为。对正、余弦波一个周期的波形采样8次，量化后存入8LOG2N累加器波形存储ROM加法器相位寄存器参考时钟频率控制字相位控制字地址产生器正弦波余弦波累加器波形存储ROM加法器相位寄存器D/ALPF相位控制字波形控制字参考时钟频率控制字ROM中。由于正弦波数据有正负值，所以在这里使用了9位二进制数据表示，第1位是符号位，后面8位代表波形数据值。波形存储ROM中的值与相位地址的对应关系如表41所示。表41ROM存储数据与相位地址的对应关系表序号地址信息相位正弦波采样量化值余弦波采样量化值00000000000000011111111100145010110101010110101201009011111111000000000301113010110101101001011410008000000000100000000510125101001011101001011611007100000000000000000711131101001011010110101地址产生器有三个输入端，分别是频率控制字、相位控制字和参考时钟。频率控制字是累加器累加的步长，即在每个参考时钟的上升沿，频率控制字都会与相位寄存器的输出作为累加器的输入端，相加得到新的相位值。相位寄存器的输出实质上就已经可以作为波形存储ROM的地址，为了增加输出波相位的可控制功能，增加一个加法器，把相位控制字与相位寄存器的输出相加得到波形存储ROM的地址，以此得到频率相位皆可控制的正余弦波形。假设频率控制字的十进制值为，每经过一个参考时钟，相位寄存器的值便增加一个相位，因此对应每个参考时钟ROM的地址都会增加一个的步长。当系统时钟到来时，从ROM中按步长的间隔依次从ROM中读取采样量化值，然后送出一对正/余弦波数据。因此，的大小直接决定读取一个完整正弦周期数据的快慢，即也决定了输出波形的频率。设为输出正弦/余弦的频率，CF为参考时钟的频率，则有CLKFCLKNCFF21本课题中，令001，即可得。采用系统时钟作为NCO的参考CLKF8时钟，我们可以得到输出的正弦/余弦波的频率为5KHZ。特别说明的是，满CF足奈奎斯特抽样定理，即产生的频率低于参考时钟频率的1/2。在调制系统中，载波的相位是固定的，因此，将相位控制字设为000，即初始相位为0固定不变。442NCO的VHDL实现基于上面的分析，NCO在使用VHDL实现时，将其划分为两个模块地址产生器NCO_ADDR和波形存储ROMNCO_DATAOUT。波形存储ROM的读取采用查表法，NCO_ADDR的输出作为NCO_DATAOUT的输入，从而实现正弦/余弦数据的输出。NCO的顶层逻辑原理图如图47所示，将NCO_ADDR和NCO_DATAOUT综合后数控振荡器NCO_COMPON的结构图如图48所示图47NCO顶层逻辑原理图41图48NCO_COMPON结构框图图47和图48中，CLK为系统时钟信号，RESET为复位信号，F_SET为频率控制字输入信号，P_SET为相位控制字输入信号，ADDR为地址产生器NCO_ADDR的输出，SIN_DATA为输