基于fpga的智能作息时间系统设计

智能作息时间系统论文课题智能作息时间系统班级10集成姓名学号指导老师摘要智能作息时间系统为学校上下课时间的准确控制提供了很大的便利，同时在工厂、办公室等场合也起到了提醒人们时间的作用，因此该系统的设计有一定的实用意义。本设计采用基于现场可编程门阵列（FPGA）的方法，底层模块采用硬件描述语言（HDL）设计，不仅能对时、分、秒正常计时和显示，而且还可对起床铃、熄灯铃时间的设定，上下课时间响铃，整点响铃等，报警时间可在1至9秒自由设定。系统主芯片采用美国ALTERA公司的EP2C35F672C6器件。该系统主要由计时模块、控制模块、响铃模块、定时模块、LCD显示模块等模块组成，由按键进行时钟的复位、校时、整点响铃启停等。通过仿真验证及实际测试，该系统能够正常计时、定时报警、报警时长设定等功能，可为日常作息提供准确、便捷的提醒。系统运行稳定，设计方法可行。关键词智能作息时间系统现场可编程门阵列硬件描述语言索要整个工程添加QQ276162016第一章绪论11选题目的当今社会，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的时钟给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对时钟的要求也越来越高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，学校智能作息时间系统就是以时钟为基础的，在平时校园生活中是必不可少的工具。智能作息时间系统的数字化给人们生产生活带来了极大的方便，而且大大地扩展了时钟原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以时钟数字化为基础的。如今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子产品在设计上的显着区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低，同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。因此，基于FPGA研究时钟及扩展应用，有着非常现实的意义。12QUARTUS设计步骤QUARTUSII是ALTERA公司的综合性PLD开发软件，支持原理图、VHDL、VERILOGHDL以及AHDL（ALTERAHARDWAREDESCRIPTIONLANGUAGE）等多种设计输入形式。内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程4。其设计流程包括设计输入、编译、仿真与定时分析、编程与验证。设计输入包括原理图输入、HDL文本输入、EDIF网表输入、波形输入等几种方式。编译时要根据设计要求设定编译方式和编译策略，然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合、器件适配，供分析、仿真和编程使用。设计完成后需要进行仿真，可以测试设计的逻辑功能和延时特性。最后可以用得到的编程文件通过编程电缆配置PLD，进行在线测试。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重新测试。13VHDL特点硬件描述语言HDL（HARDWAREDESCRIPTIONLANGUAGE）诞生于1962年。与SDL（SOFTWAREDESCRIPTIONLANGUAGE）相似，经历了从机器码（晶体管和焊接）、汇编（网表）、到高级语言（HDL）的过程5。HDL是用形式化的方法描述数字电路和设计数字逻辑系统的语言。主要用于描述离散电子系统的结构和行为。HDL和原理图是两种最常用的数字硬件电路描述方法，HDL设计法具有更好的可移植性、通用性和模块划分与重用性的特点，在目前的工程设计开发流程是基于HDL的6。在目前的工程设计中被广泛使用。所以，我们在使用FPGA设计数字电路时，其开发流程是基于HDL的。VHDL描述数字电路系统设计的行为、功能、输入和输出。它在语法上与现代编程语言相似，比如C语言。应用VHDL进行系统设计，有以下几方面的特点功能强大、可移植性、独立性、可操作性、灵活性。第二章系统方案设计21设计方案采用基于FPGA的EDA计数设计。智能作息时间系统结构组成中的数字部分可全部在FPGA内部完成，底层模块可以采用HDL语言或者软件中的库元件。这种设计方法可使得系统的集成度提高，抗干扰能力也相应提高。控制器底层模块采用硬件描述语言设计，顶层模块设计方法采用原理图方式；打铃器具有计时功能，能对时、分、秒正常计时和显示；又具有定时打铃功能，当设定的打铃时间与学校上下课时间点相同时打铃；并且计时时间、定时时间、打铃时长（1S9S内）自由设置和调整，其数据信息通过LCD显示。振荡器产生稳定的50MHZ高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数个位器满10后向十位进位，秒计数器十位满6后向分计数器个位进位，分计数器个位器满10后向十位进位，分计数器十位满6后向小时计数器满12后向AM_PM进位，计满后各计数器清零，重新计数。计数器的输出送LCD1602显示。在控制信号中除了一般的校时信号外，还有时钟清零信号。时基电路可以由石英晶体振荡电路构成，晶振频率为50MHZ，经过分频可得到秒脉冲信号。总体设计框图如下图总体设计框图22分频模块设计晶体振荡器是构成数字时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且振荡信号的频率与振荡电路中的R、C元件的数值无关。因此，这种振荡电路输出的是准确度极高的信号。本设计FPGA外部使用的是50MHZ晶振，在其内部再根据需要进行分频。如下图所示为分频模块连接图。分频模块分别产生1KHZ、10HZ、1HZ脉冲信号。其中1KHZ作为LCD1602读写时钟信号，10HZ为LCD1602刷新频率，1HZ作为时钟基准时钟信号。23时钟模块设计时钟模块是智能作息时间系统最基本的模块，主要实现基本计时、调时、调分功能，包括秒计数模块、分计数模块、时计数模块，上下午计时模块。231秒计数模块下图为秒计数模块符号图和功能仿真图。输入端口RESET是秒计数模块的清零信号，EN是整个数字中的使能信号，高电平有效；CLK脉冲输入端口，外接分频模块频率为1HZ的时钟信号；SECOND_L输出端口是秒时钟的低位，SECOND_H输出端口是秒时钟的高位，；COUT端口是进位输出端口，当秒计数高位到5时向分钟进位，输出高电平，其它时候输出低电平。秒计数模块符号图秒计数模块波形仿真图232分计数模块下图所示为分计数模块符号图。输入端口RESET是分计数模块的复位信号，EN是整个数字中的使能信号，高电平有效；CLK是脉冲输入端口；SEL是片选信号，LOAD是预置数使能信号，MINITE_OUT_L30是分计时的低位，MINITE_OUT_H20是分计时的高位；COUT端口是进位输出端口，接时计数的CLK作为时钟输入，当分高位计数到5时输出高电平，其它时候输出低电平。分计数模块符号图下图所示为分计数模块波形仿真图。给CLK一定时钟信号之后，RESET高电平复位，每次达到时钟脉冲上升沿时，分计数低位MIN0计一个数，计到9时向高位进位，当计到59时，模块进位输出COUT产生一个脉冲信号，当SEL，和LOAD同时为高时完成预置功能，由仿真图可知此模块设计满足设计要求。分计数模块波形仿真图233时计数模块下图所示为时计数模块符号图。输入端口RESET是时计数模块的复位信号，EN是整个数字中的使能信号，高电平有效；CLK是计时脉冲输入端口；LOAD，SEL为预置数使能端，高电平时讲输入数据加载到输出端，HOUR_OUT_L30是计时的低位，HOUR_OUT_H10是计时的高位,SELECT_EN是计时高位反馈到低位的控制信号，当高位输出0时，低位位十进制计数器，高位输出为1时，低位为二进制计数器。时计数模块符号图时计数模块波形仿真图如下图所示。CLK接分计时模块的进位输出，给定时钟信号，RESET高电平复位，每次达到时钟脉冲上升沿时，时计数低位计一个数，计到9时向高位进位，当计到12时，高、低都变为零，计数重新开始，进位输出高电平，使上下午翻转，当SEL，和LOAD同时为高时完成预置功能，由仿真图可知此模块设计满足设计要求。时计数模块波形仿真图24时间调整模块设计下图所示为调时模块符号图。本设计的调时模块使用多选一，一选多多路复用电路，MODE_SEL50,和SHIFT_SEL40为选择信号，根据选择信号的不同可选择调整对时间，起床铃时间，熄灯铃时间，打铃时长和间隙时长进行调整。调时模块符号图25时间寄存器模块设计下图所示为时间寄存器，存储打铃的所有时间，如起床铃时间，熄灯铃时间，上下课时间，打铃时长等。时间寄存器模块符号图26闹铃时间模块设计下图是一个多选一，多路复用器，用于找出离当前时间最近的下一个响铃时间。闹铃时间模块符号图27闹铃时间模块设计下图为响铃模块符号图左边的为闹钟控制模块，负责将当前时间与响铃时间进行比较，并判断出是起床铃、熄灯铃、上下课响铃或是整点报时。右图则根据不同的响铃类型输出不同的波形，从而控制不同的响铃输出。响铃模块符号响铃波形仿真图28显示模块设计对于本学校作息系统的设计，必不可少的就是显示模块的设计，因为根据设计要求，时钟的计时显示、闹钟的时间设定、蜂鸣器报警时长的设定，都需要显示，设计中使用LCD1602来显示，第一行显示时间，第二行显示最靠近该时间的响铃时间。在调整模式下时，通过多路复用器可分别在第二行显示各个参数数值。下图为LCD1602显示的模块符号图显示模块符号图第三章顶层设计31原理图32对应引脚锁定33顶层设计功能仿真图（LCD_DATE70为液晶屏数据口）34顶层设计时序仿真图（LCD_DATE70为液晶屏数据口）35在SIGNALTAP中仿真波形图。说明SECOND_H为秒十位，SECOND_L为秒个位，MINITE_H为分十位，MINITE_L为分个位，HOUR_H为时十位，HOUR_L为时个位，AM_PM为上下午位，0表示上午，1表示下午。ALARM接蜂鸣器，高电平响铃。下图为起床铃（上午610）SIGNALTAP中仿真波形图下图为上下课铃（上午800）SIGNALTAP中仿真波形图下图为整点铃SIGNALTAP（上午1000）中仿真波形图35作息时间表表一作息时间表上午时间下午时间晚上时间起床610熄灯1050第一节800850第一节230320第一节710850第二节900950第二节330420第三节10101100第三节430520第四节11101200第四章实验结果分析41测试过程将设计程序下载到实验箱上（DE2板）进行实际测试，以下为实际测试过程说明LCD第一行左边（Y/N）表示整点响铃开/关标志，后面时间为当前时间，第二行时间为系统设定的最靠近当前时刻的响铃时间，整个调整的过程中，第一行显示不变，都为当前时间，第二行依次显示起床铃，熄灯铃，响铃时长，间隙时长下图所示为实际测试图一。当前状态为正常计时状态下图所示为实际测试图二。当前状态为时间调整状态，调整某位时，对应位光标闪烁。下图所示为实际测试图三。当前状态为起床铃调整状态调整某位时，对应位光标闪烁。下图所示为实际测试图四。当前状态为熄灯铃调整状态调整某位时，对应位光标闪烁。下图所示为实际测试图五。当前状态为响铃时长调整状态调整某位时，对应位光标闪烁。下图所示为实际测试图六。当前状态为响铃间隙调整状态调整某位时，对应位光标闪烁。42测试说明最终结果与预期效果基本一致，时、分、秒能够正常计数并可调节时间，学校上下课时间打铃功能正常，并且可以通过按键调整作息时间以及报警时长。在设计过程中，更加熟悉了利用QUARTUSII软件进行原理图绘制的方法，硬件描述语言VHDL的编写模块的技巧等，并能根据仿真结果分析设计的存在的问题和缺陷，从而进行程序的修改和完善。在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如在对具体模块的仿真的过程中，往往没有考虑到整体设计的层面以及与上下模块接口的设计。再加上器件对信号的延时等问题，实际下载到实验箱上后会出现一系列的问题，因此仿真图和电路连接图还是有一定区别的。该设计重点在于按键的控制和各个模块代码的编写，虽然能把键盘接口和各个模块的代码编写出来，并能正常显示，但对于各个模块的优化设计还有一定的缺陷和不足。总的来说，通过这次的设计实验更进一步地增强了实验的动手能力，对打铃器的工作原理也有了更加透彻的理解。43结果分析从实际系统测试可知，学校智能作息时间系统满足设计要求，通过复位按键可对系统进行复位，可实现基本时钟的显示及调时调分，具有上下课响铃，整点响铃等功能，并通过LCD显示，第一行像是当前时间，第二行显示最接近当前时间的响铃时间。系统预设响铃优先级高于整点响铃。当前时钟时间与学校上下课时间点相同时打铃，且计时时间、定时时间、打铃时长可自由设置和调整，报警时长可在1至9秒内进行调节，其数据信息都可以通过LCD显示，闹钟报警和作息报时通过蜂鸣器来实现。本设计是采用硬件描述语言和FPGA芯片相结合进行的学校打铃器的研究，从中可以看出EDA技术的发展在一定程度上实现了硬件设计的软件化，设计的过程相对简单，容易修改。另外，在本设计的基础上还可以进行一系列的创新，比如增加音乐报警的功能，取代稍有刺耳的蜂鸣声，会使用户在实际应用中多一份乐趣，还可以加入遥控功能、语音识别等等，相信随着电子技术的发展，打铃器的功能会更加多样化，满足人们的各种需要，为人们以后的工作和生活提供更多的方便。