多功能数字钟的设计与实现论文

编号210802122108021222南京航空航天大学金城学院毕业设计题目多功能数字钟的设计与实现学生姓名谭英明学号2108021222系部信息工程系专业信息工程班级21080212指导教师姚楠助教二一二年六月南京航空航天大学金城学院本科毕业设计（论文）诚信承诺书本人郑重声明所呈交的毕业设计（论文）（题目多功能数字钟的设计与实现）是本人在导师的指导下独立进行研究所取得的成果。尽本人所知，除了毕业设计（论文）中特别加以标注引用的内容外，本毕业设计（论文）不包含任何其他个人或集体已经发表或撰写的成果作品。作者签名年月日（学号）毕业设计（论文）报告纸I多功能数字钟的设计与实现摘要随着电子工业的发展，电子产品日新月异。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如数字钟、万年历、电子表、定时自动报警、定时启闭电路、通断动力设备，甚至各种定时电气的自动启用、通信、网络等众多领域，所有这些，都是以钟表数字化为基础的。由于其功能的不断增加，使用方便性不断提高，很多产品已经成为人类日常生活中不可或缺的助手。本文是基于FPGA的多功能数字时钟系统设计。研究了如何以现场可编程门阵列FPGA为载体，运用高级硬件描述语言VHDL进行系统功能编程，并通过QUARTUSII环境进行仿真，验证多功能数字钟的功能是否满足以下基本指标具有年、月、日、时、分、秒计数显示功能，以24小时循环计数；具有整点报时功能；可以对年、月、日、时、分及秒进行单独校对，使其校正到标准时间；并进行优化完善。最后对全文进行了总结和展望，拓展了综合计时系统在实践中的应用。关键词FPGA，VHDL，综合计时系统毕业设计（论文）报告纸IIMULTIFUNCTIONDIGITALCLOCKOFDESIGNANDIMPLEMENTATIONABSTRACTWITHTHEDEVELOPMENTOFTHEELECTRONICSINDUSTRY,ELECTRONICPRODUCTSAREDIFFERENTFROMBEFOREDAYBYDAYWATCHESDIGITALHASBROUGHTGREATCONVENIENCETOPEOPLESPRODUCTIONANDLIVING,ANDGREATLYEXPANDEDTHEORIGINALWATCHTIMEKEEPINGFUNCTIONSUCHASDIGITALCLOCK,CALENDAR,ELECTRONICWATCHES,TIMEDAUTOMATICALARM,TIMEDTOOPENANDCLOSECIRCUITS,OPENANDCLOSETHEPOWEREQUIPMENT,EVENAVARIETYOFTIMEDELECTRICALAUTOENABLED,COMMUNICATIONS,NETWORKINGANDMANYOTHERFIELDS,ALLOFWHICHAREBASEDONWATCHESDIGITALINCREASINGITSFUNCTIONALITY,EASEOFUSECONTINUETOINCREASE,MANYPRODUCTSHAVEBECOMEANINDISPENSABLEASSISTANTTOHUMANDAILYLIFETHISARTICLEISTHEDESIGNOFFPGABASEDMULTIFUNCTIONDIGITALCLOCKDETAILSOFAFIELDPROGRAMMABLEGATEARRAYFPGAASTHECARRIER,THEUSEOFHIGHLEVELHARDWAREDESCRIPTIONLANGUAGEVHDLSYSTEMFUNCTIONALPROGRAMMING,ANDSIMULATIONQUARTUSIIENVIRONMENT,VERIFYTHEFUNCTIONALITYOFTHEMULTIFUNCTIONDIGITALCLOCKTOMEETTHEFOLLOWINGBASICINDICATORSWITHYEAR,MONTH,DAY,HOURS,MINUTES,SECONDSCOUNTDISPLAY,24HOURCYCLETHEFUNCTIONOFWHOLEPOINTTIMEKEEPINGTHEYEAR,MONTH,DAY,HOURS,MINUTESANDSECONDSSEPARATEPROOFREADING,ITCORRECTEDTOSTANDARDTIMEANDOPTIMIZETHESOUNDFINALLY,FULLTEXTOFASUMMARYANDOUTLOOK,EXPANDTHEAPPLICATIONOFTHETIMINGSYSTEMINPRACTICEKEYWORDSFPGAVHDLINTEGRATEDTIMINGSYSTEM毕业设计（论文）报告纸III目录摘要IABSTRACTII第一章绪论111课题研究的背景112课题相关技术的发展113课题研究的内容2第二章QUARTUSII软件平台的应用321PLD/FPGA概述322QUARTUSII软件平台的应用与操作3221QUARTUSII软件平台简介3222QUARTUSII图形用户界面的基本仿真流程4第三章数字钟系统的原理与设计631数字钟的构成6311数字钟系统的总体设计6312数字钟系统VHDL的设计732秒模块833分钟和整点报时模块1034小时模块1135天模块1336月模块1437年模块1438星期模块1639定时闹钟模块17第四章系统实现与分析2041系统总体电路原理图的设计2042整体编译结果21毕业设计（论文）报告纸IV43系统总体仿真分析21第五章总结与展望2651工作总结2652技术展望27参考文献28致谢29毕业设计（论文）报告纸1第一章绪论11课题研究的背景随着电子工业的发展，数字电子技术已经深入到了人们生活的各个层面，而且各种各样的电子产品也在日新月异地向着高精尖技术发展。由于电子产品的功能不断增加，使用也越来越方便，有些产品已经成为了人们日常生活中不可或缺的物品1。例如数字计时系统的广泛应用，尤其是在当今科技迅速发展生活节奏不断加快的社会形式下，它的作用更加被体现，可以说计时系统的作用无处不在。常见的数字万年历，各种样式精美功能齐全的数字钟、电子表等都是日常生活中的得力助手；在网吧，计时计费系统可统计每天每台计算机开机时间及网吧中所有计算机每天开机总时间，并能查询一周内网吧中所有计算机总的开机时间和总的收费情况2；在科学研究方面，各种精确的计时系统使科研人员能够更及时有效地获取实验数据。可见，综合计时系统在当今高速发展的电子领域占有的地位和广阔的发展空间，因此成为了各电子生产企业的力争之地，衍生出很多综合计时系统的实施方案，基于FPGA的综合计时系统设计是最理想的实现方法之一。自1985年，XILINX公司推出第一片可编程逻辑器件（FPGA）至今，FPGA已经历了十几年的发展历史。在这十几年的发展过程中，以FPGA为代表的数字系统现场集成技术取得了惊人的发展现场可编程逻辑器件从最初的1200个可利用门，发展到90年代的25万个可利用门，乃至新世纪来临之即，国际上现场可编程逻辑器件的著名厂商ALTERA公司、XILINX公司又陆续推出了数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平。纵观现场可编程逻辑器件的发展历史，其之所以具有巨大的市场吸引力，根本在于FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。12课题相关技术的发展毕业设计（论文）报告纸2目前，FPGA的主要发展动向是随着大规模现场可编程逻辑器件的发展，系统设计进入SOPC的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变3。如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能中获益的同时，不得不面对，由于FPGA前所未有的性能和能力水平而带来的新的设计挑战4。FPGA的发展引领的是一种潮流，它必将成为电子生产领域的趋势。因此，对FPGA计时系统的学习和研究就变得更加有意义。13课题研究的内容本设计主要研究基于FPGA的数字钟，以24小时为一个周期，显示年、月、日、时、分、秒；具有校时功能，可以对年、月、日、时、分及秒进行单独校对，使其校正到标准时间；具有定时闹钟、整点报时功能。要求设置起闹时间时，不影响时钟的正常走时。本文内容结构安排如下第一章主要介绍本文的研究背景，多功能数字时钟技术的发展状况以及本文的主要研究内容。第二章是对QUARTUSII软件平台应用的介绍，包括PLD/FPGA的概述，QUARTUSII软件平台简介及其仿真操作步骤。第三章主要介绍数字时钟的原理与设计，先是对数字时钟的总体设计进行阐述，然后分别对各个模块单独实现仿真、分析。第四章是整体系统的实现与分析，将各个模块整合到一起，然后进行仿真、分析，以实现数字钟系统的整体功能。第五章是对本文工作的总结，以及对本设计发展前景的展望。毕业设计（论文）报告纸3第二章QUARTUSII软件平台的应用21PLD/FPGA概述PLD是可编程逻辑器件（PROGRAMABLELOGICDEVICE）的简称，FPGA是现场可编程门阵列（FIELDPROGRAMABLEGATEARRAY）的简称，两者的功能基本相同，只是实现原理略有不同，所以有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA5。PLD/PGFA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用PLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用PLD/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性6。这些优点使得PLD/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言VHDL的进步。22QUARTUSII软件平台的应用与操作221QUARTUSII软件平台简介QUARTUSII是ALTERA提供的FPGA/CPLD开发集成环境，ALTERA是世界上最大的可编程逻辑器件供应商之一。QUARTUSII提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。ALTERA公司的QUARTUSII开发工具人机界面友好、易于使用、性能优良，并自带编译、仿真功能。QUARTUSII软件完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器7。QUARTUSII也可以利用第三方的综合工具，如FPGACOMPILERII，并能直接调用这些工具。同样，QUARTUSII具备仿真功能，同时也支持第三方的仿真工具。此外，QUARTUSII与MATLAB和DSPBUILDER结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA技术8。QUARTUSII包括模块化的编译器。编译器包括的功能模块有分析综合器、适配器、装毕业设计（论文）报告纸4配器、时序分析器、设计辅助模块、EDA网表文件生成器、编辑数据接口等。可以通过选择STARTCOMPILATION来运行所有的编译器模块，也可以通过选择START单独运行各个模块。在COMPILERTOOL窗口中，可以打开该模块的设置文件或报告文件，或者打开其它相关窗口9。图21中上半部分所示的是QUARTUSII编译设计主控界面，它显示了QUARTUSII自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤。图21中下半部分的流程框图是与上面的设计流程相对照的标准的EDA开发流程。图形或HDL编辑ANALYSIS定义输入、输出引脚CKMINOUTSTD_LOGICSEC1,SEC0OUTSTD_LOGIC_VECTOR3DOWNTO0定义输出端口为四位ENDENTITYSEC结果实体的定义秒模块功能实现的主要语句ARCHITECTURECLOCKOFSECIS定义结构体SIGNALTSEC1,TSEC0STD_LOGIC_VECTOR3DOWNTO0定义输出端口为四位BEGINPROCESSCLK,RESETIS设置敏感信号BEGINIFRESET1THEN复位信号高电平有效TSEC1“0000“TSEC0“0000“ELSIFCLKEVENTANDCLK1THEN时钟信号上升延有效IFTSEC1“0101“ANDTSEC0“1001“THEN毕业设计（论文）报告纸9TSEC1“0000“TSEC0“0000“CKMIN1当计数为59且下一个上升延到来时向高位进位ELSIFTSEC0“1001“THENTSEC0“0000“TSEC1TSEC1“0001“秒的高位做自加1计数CKMIN0ELSETSEC0TSEC0“0001“秒的低位做自加1计数CKMIN0秒模块的程序设计思想当复位信号为1时，SEC的低位与高位均被置0，在SEC为59的情况下，若复位信号为0、时钟信号为1时，SEC将重新被置0，且MIN信号计数加1。在SEC低位为9的情况下，在下一高电平信号到来时，SEC高位加1，低位为0，且MIN无进位。当SEC低位小于等于SEC低位加1时，MIN无进位。建立时钟信号仿真波形文件，如图33所示图33秒模块时钟信号仿真波形文件仿真结果如图34所示，可以看到当SEC0大于9时向SEC1进1，当SEC1大于5时向CKMIN进1，此时CKMIN出现一个高电平，作为下一级（MIN）的输入信号。秒模块仿真波形的局部放大如图35所示，可以清晰地观察到SEC0与SEC1对应的计数毕业设计（论文）报告纸10关系。图34秒模块的仿真结果图35秒模块的仿真结果局部放大图33分钟和整点报时模块分和整点报时模块有四个输入信号（CLK、SET_MIN、SET_MIN0、SET_MIN1）和四个输出信号SEC0、SEC1、CKHOUR、CKALARM，其中CLK是由上一级（SEC）提供，SET_MIN是置初值使能信号，SET_MIN0、SET_MIN1是初值输入信号；CKHOUR是时模块的进位信号，在向时模块进位的同时，产生一个整点报时信号CKALARM，用以驱动报时装置。分和整点报时模块的仿真结果，如图36所示。MIN0计60个数后向MIN1进1，在第六次进1的同时向CKHOUR和CKALARM进1，此时CKHOUR出现一个高电平，作为下一毕业设计（论文）报告纸11级（HOUR）的输入信号。仿真结果放大如图37，可以清楚得看到MIN0、MIN1与CKHOUR、CKALARM之间的关系。图36分和整点报时模块的仿真结果图37分和整点报时模块的仿真结果放大图34小时模块小时模块的实现（编程）原理与秒模块相似，实体定义为HOUR，输入端口有四个，分别是CLK、SET_H、SET_HOUR0、SET_HOUR1（分别代表时钟信号，即上一级MIN的输出信号、置初始值使能信号，高电平时有效、两个初始值输入信号）；输出端口为HOUR1、HOUR0和CKDAY（分别代表小时的高位、低位以及向天模块的进位信号）。建立时钟信号仿真波形文件，如图38所示毕业设计（论文）报告纸12小时模块的仿真结果如图39所示，可以清楚得看出HOUR0、HOUR1与CKDAY之间的关系。图38小时模块的仿真波形文件图39小时模块的仿真结果图程序的设计思想置初值使能信号为1时，HOUR0、HOUR1全部被置初值，这时的初值为12点整。时钟在12点的基础上继续计时，当HOUR计数为23时，若下一个时钟信号为高电平，则HOUR0、HOUR1全部被置0且向上一级（CKDAY）信号进位，即DAY信号加1。在HOUR0为9时，若有下一计数信号来到，则HOUR0置0，同时HOUR1加1。否则HOUR0进行加1计数，直至出现以上两种情况。毕业设计（论文）报告纸1335天模块数字钟天模块的程序实现原理与前面的定义相似。图310天模块仿真结果图数字钟天模块的仿真结果如图310所示。由于不同月份的天数有所不同，此处仿真以每月31天为例。当置初值使能信号为1时，天模块初值被设成25；在初值的基础上，天模块做正常加1计数，当计数为29且下一个进位信号来到时，则天模块复位为0的同时向月模块进1。若DAY0为9时，在下一个进位信号来时，DAY0复位为0的同时DAY1加1，否则DAY0做自加1运算。天模块仿真波形局部放大如图311所示，可验证DAY1和DAY0之间的计数关系。图311天模块仿真结果放大图毕业设计（论文）报告纸1436月模块数字钟月模块程序分析月模块的实体定义与前面几个模块的定义方式相同，其输入、输出端口定义方式也基本相同。数字钟月模块程序设计思想一年总共有12个月，当置初值使能信号为1时，月模块被置入初始值9，在初始值的基础上，月模块正常计数。若计数为11且下一个进位信号到来时，月模块复位为0的同时向年模块进1，若MON0为9时，在下一个进位信号来时，MON0复位为0同时MON1加1，否则MON0做自加1运算。数字钟月模块仿真结果如图312，可以直观的看出MON0、MON1与CKYEAR之间的关系。图312数字钟月模块的仿真结果图37年模块定义YEAR实体，设置有输入端口CLK、SET_Y、SET_Y0、SET_Y1、SET_Y2、SET_Y3（分别代表时钟信号，即上一级MON的输出信号、置初值使能信号，高电平时有效以及四个初值输入端口）和输出端口YEAR3、YEAR2、YEAR1、YEAR0。ARCHITECTURECLOCKOFYEARIS定义结构体SIGNALTY0,TY1STD_LOGIC_VECTOR3DOWNTO0SIGNALTY2,TY3STD_LOGIC_VECTOR3DOWNTO0定义中间信号及其长度BEGIN毕业设计（论文）报告纸15PROCESSCLK,SET_YIS定义敏感信号BEGINIFSET_Y1THEN使能信号上升延有效TY3SET_Y3TY2SET_Y2TY1SET_Y1TY0SET_Y0将置位信号传给中间变量ELSIFCLKEVENTANDCLK1THEN时钟信号上升延有效IFSET_Y0THENIFTY3“1001“ANDTY2“1001“ANDTY1“1001“ANDTY0“1001“THENTY3“0000“TY2“0000“TY1“0000“TY0“0000“年计数为9999时返回0重新计数ELSIFTY2“1001“THENTY2“0000“TY3TY3“0001“TY3做自加1计数ELSIFTY1“1001“THENTY1“0000“TY2TY2“0001“ELSIFTY0“1001“THENTY0“0000“TY1TY1“0001“ELSETY0TY0“0001“TY0做自加1计数年模块程序的设计思想当SET_Y为1时，YEAR0、YEAR1、YEAR2、YEAR3被置入初始值，在初始值的基础上，年模块继续完成正常计数，直至计数为9999且在下一个高电平时钟信号来时，YEAR0、YEAR1、YEAR2、YEAR3复位为0，当YEAR0、YEAR1、YEAR2为999但YEAR3小于9时，YEAR0、YEAR1、YEAR2复位同时YEAR3加1，若YEAR0、毕业设计（论文）报告纸16YEAR1为99但YEAR2小于9时，YEAR0、YEAR1复位同时YEAR2加1，以此类推。年模块仿真结果如图313所示图313年模块仿真结果图年模块仿真结果放大如图314所示，由图可以清楚的看到YEAR0、YEAR1、YEAR2、YEAR3之间的关系。图314年模块仿真结果放大图38星期模块星期模块与天模块相似，均以小时模块的进位信号作为时钟信号，其工作原理相当于一毕业设计（论文）报告纸17个7进制（模为7）的计数器，当计数满7时则返回1重新计数。星期模块的仿真结果如图315所示图315星期模块的仿真结果图39定时闹钟模块定时闹钟模块实现的主要语句ARCHITECTURECLOCKOFALARMIS定义结构体SIGNALAH1STD_LOGIC_VECTOR1DOWNTO0定义中间变量及其长度SIGNALAH0,AM0,AM1STD_LOGIC_VECTOR3DOWNTO0BEGINPROCESSSET_A,CLK,CLRIS定义敏感信号BEGINIFCLR1THEN清零信号为高电平时，清除闹铃输出信号ALARM0ELSIFSET_A1THEN使能信号高电平有效AM1SET_AMIN1AM0SET_AMIN0AH1SET_AHOUR1AH0SET_AHOUR0将初始值传给中间变量ALARM0ELSIFCLKEVENTANDCLK1THEN时钟信号上升延有效毕业设计（论文）报告纸18IFSET_A0THENIFAM1RMIN1ANDAM0RMIN0ANDAH1RHOUR1ANDAH0RHOUR0THENALARM1闹钟输出为高电平ENDIFELSEALARM0无闹钟输出信号ENDIFENDIFENDPROCESSENDARCHITECTURECLOCK结束整个结构体程序设计思想是设置时钟信号（RMIN1、RMIN0、RHOUR1、RHOUR0）置初始值使能信号SET_A、闹铃输出信号ALARM与定时输入信号（SET_AMIN1、SET_AMIN0、SET_AHOUR1、SET_AHOUR0），定义四个中间变量（AH0、AH1、AM0、AM1）。在设置信号STE_A有效时，分别把时钟信号和定时信号赋值给中间变量，并同步与时钟信号进行比较，如结果相同，表示当前时间与定时相同，则产生闹铃信号，如结果不同，则无闹钟信号输出。CLR信号用来清零闹铃信号。建立定时闹钟波形仿真文件如图316所示图316定时闹钟模块波形文件图毕业设计（论文）报告纸19数字钟定时闹钟模块仿真结果如图317所示，可以清楚的看出设置时钟信号、置入的初始值及闹铃信号之间的关系。图317数字钟闹钟模块仿真结果图毕业设计（论文）报告纸20第四章系统实现与分析41系统总体电路原理图的设计图41系统总体电路原理图按以下步骤在QUARTUSII里建立整体电路图，电路图见图411、选择“FILE”下拉菜单中的“CREAT/UPDATE”，然后在下一级菜单中选择“CREATSYMBLEFILESFORCURRENTFILE”即完成创建。2、选择新建，在弹出的对话框中选择“BLOCKDIAGRAM/SCHEMATICFILE”，此时出现“BLOCK”界面，在界面上右击，选择“INSERT”，在对话框中双击已创建的模块，完成模块添加。毕业设计（论文）报告纸213、将所有的模块添加完成后，重新选择“INSERT”，在“SYMPOL”的子菜单就选择“C/ALTERA/70/QUARTUS/LIBRARIES/”，然后打开“PRIMITIVES”，选择“PIN”下的输入、输出。4、双击输入、输出模块，完成重命名，以及输入、输出属性。5、连线，根据各个模块之间的输入、输出关系，用导线把各个模块连接起来。42整体编译结果数字钟的整体编译结果如图42所示图42数字钟整体编译结果图从图中可以看出，QUARTUSII的版本为70，其中用到的芯片为EP1S10F484C5，采用时序仿真的方式，工程名为MYPROJECT，顶层实体名为ZHENGTI，共用到124个逻辑门，占总体门阵列的1，用到的引脚总数为126，占总引脚数的38；未占用存储单元。说明该仿真文件设计合理，只占用很少一部分资源，在此基础上可以扩展更多的功能。43系统总体仿真分析总体仿真是以1HZ的方波作为整体的时钟信号，SEC0、SEC1、MIN0、MIN1分别作为秒模块和分模块的低位与高位。秒模块和分模块都是以六十进制计数，满六十向高位进一。HOUR1和HOUR0作为小时模块的高位和地位，以二十四进制计数，满二十四向高位进一。以此类推，天模块、星期模块、月模块、年模块都有类似的进制关系。所有模块之间都是以前一级的进位信号作为下一级的时钟信号。整点报时模块与时模块并列，时钟信号都来自分模块的进位信号。闹铃模块设有定闹钟信号SET_A和清除闹钟信号CLR。毕业设计（论文）报告纸22建立总体仿真波形文件如图43所示，此处设置的时间初始值为2012年05月28日1430周一，闹钟定时为1439。图43数字钟整体仿真波形文件图图44数字钟总体仿真结果图总体仿真结果如图44所示毕业设计（论文）报告纸23总体仿真结果放大如图45所示，可以清楚的看出时、分、秒、周，年、月、日正常计数，整点报时准确且不影响时钟的正常工作，定时闹钟完全实现预设功能。图45数字钟总体仿真结果放大图为验证此数字时钟功能的可靠性，现通过另一组数据的总体仿真结果来证实。设置时钟初始值为1989年12月12日2333星期二，闹钟定时为2344。图46总体仿真波形文件图毕业设计（论文）报告纸24建立总体仿真波形文件如图46所示。体仿真结果如图47所示，总体仿真结果放大如图48所示，可以清楚的看出数字钟工作正常。图47数字钟总体仿真结果图毕业设计（论文）报告纸25图48数字钟总体仿真放大图毕业设计（论文）报告纸26第五章总结与展望51工作总结本文是基于FPGA的多功能数字时钟的设计与实现，基本实现以下功能数字钟的计秒、分、时、天、月、年的功能，以及计星期，整点报时功能，定时功能等。本文首先简介了QUARTUSII软件平台的应用，以及基本开发流程，然后研究了数字钟各个模块的功能与实现原理，运用VHDL语言编写程序，在QUARTUSII平台上进行仿真实现。最后，完成整体电路的设计，通过整体仿真，验证设计的正确性。但设计工作还存在一些不足之处，需要继续研究和完善。例如设计的星期模块，只实现了一个输出端口，对一个完整的星期做简单的计数，并不能对具体的周一、周二等进行逐一输出；本课题也没有实现对整体模块进行校时的功能，这些都需要进一步的设计与完善。本设计完成的过程中得出如下经验1、系统设计要进行充分的方案论证，要从宏观上把握总体，所有的模块都要建立在统一的工程下面，不可盲目着手各个分模块，那样即使各个分模块做得再好，如果总体设计出现了问题，之前所做的一切都是徒劳无功的。2、实际操作中要对每一个细节做全面思考，既要知道正常情况下的操作步骤，也要做好应对出现特殊问题的准备。3、对于各个模块的设计与程序编写，都要与前后模块结合起来，如程序中的参数、引脚的设置等。4、在对输出结果进行验证分析时，一定要结合时序图，用图说话，如在秒模块的波形仿真图中，SECOND1和SECOND0可以用多种数制来表示，这时可以选择较直观的数制来表示，便于观察。5、将课题模块化有优点也有缺点，优点是设计方法简洁，整体设计思路明朗。缺点是课题模块化必然出现各个模块之间的重叠嵌套，因为整个设计是一个由不成熟到成熟的过程，所以设计中出现部分模块的调整或整改是再所难免的，这样就有可能导致牵一发而动全身，毕业设计（论文）报告纸27此模块后面的模块都得整改，这样会使设计的效率降低，所以在课题模块化时要尽量做到两点分的模块要尽量少；模块之间的信号传递要尽量简单。52技术展望本设计主要是对多功能数字时钟的秒、分、时、天、月、年、周，整点报时，定时闹钟等进行