计算机组成原理课程实习报告 流水型硬联线控制器

1、计算机组成原理课程实习报告 流水型硬联线控制器 目 录 1.实习的目的和任务 1 1.1目的1 1.2 任务1 2.实习要求 1 3.实习地点 1 4.主要仪器设备 1 5.实习内容 1 5.1计算机整机1 5.2计算机外设2 5.3流水型硬联线控制器的设计与调试2 5.3.1总体结构组成模块2 5.3.2编译下载和接线5 5.3.3组装与调试5 5.3.4测试程序6 5.3.5测试结果6 6.问题讨论与分析6 7.结束语7 参考文献7 计算机组成原理课程实习 1.实习的目的和任务 1.1目的 进一步融会贯通教材内容，掌握计算机各功能模块的工作原理、相互联系和来龙去脉，完整地建立计算机整机概念

2、；在该课程所涉及的工程技术范围内，创造性地完成部件及系统的分析、设计、组装和调试，进一步加强实验技能的训练。培养从事在系统编程逻辑器件设计的独立工作和创新能力，取得运用isp技术进行工程设计与调试的实践经验。 1.2任务 （1）分析计算机整机系统；分析计算机外设与主机的关系； （2）在硬联线控制器的基础上，设计一台流水型硬联线控制器； （3）学习掌握流水型硬联线控制器的设计原理。 2. 实习要求 （1） 按照实习要求完成相应的实习任务； （2） 实现实习目的； （3） 完成实习报告。 3. 实习地点 硬件实验室田家炳404 4. 主要仪器设备（实验用的软硬件环境） tec4计算机组成原理实验系

3、统一台 双踪示波器一台 直流万用表一只 逻辑测试笔一支 集成电路若干片，取决于设计方案 集成电路使用isp芯片（一片ispls1032）。采用isp器件，则需要一台pc机运行设计自动化软件（例如ispexpert）作设计，编程和下载使用 5. 实习内容 5.1计算机整机 计算机系统是一个由硬件、软件组成的多层次结构，它通常由微程序级、一般机 - 1 - 器级、操作系统级、高级语言级组成，每一级上都能进行程序设计，且得到下面各级的支持。计算机的硬件是由有形的电子器件等构成的，它包括运算器、存储器（硬盘、u盘、移动硬盘等）、控制器、适配器、输入输出设备（键盘、鼠标器、激光印字机等）。早期将运算器和

4、控制器合在一起称为cpu（中央处理器）。目前的cpu包含了存储器，因此称为中央处理机。存储程序并按地址顺序执行，这是冯诺依曼型计算机的工作原理，也是cpu自动工作的关键。计算机系统还必须有总线，系统总线是构成计算机的骨架，是多个部件之间进行数据传输的公共通路。计算机软件是计算机系统结构的重要组成部分，也是计算机不同于一般电子设备的本质所在。计算机软件一般分为系统程序和应用程序两大类。系统程序包括：各种服务性程序、语言类程序、操作系统、数据库管理系统。应用程序是针对某一应用课题领域开发的软件。 5.2计算机外设 外围设备是计算机系统中除主机外的其他设备，大体分为输入设备、输出设备、外存设备、数据

5、通信设备、过程控制设备五大类。每一种设备，都是在它自己的设备控制下进行工作，而设备控制器则通过i/o接口模块和主机相连，并受主机控制。一般把计算机的控制器、运算器和存储器三个部分合称为主机，主机和外设之间通过接口电路相联系，输入设备是主机获取外部信息的通道,输出设备是主机把处理结果向外部表达的通道。而实现主机与外设之间的信息传送，采取i/o传送控制方式，也称为信息交换方法。在一般的系统中采用直接程序控制方式、程序中断方式和dma方式。外围设备有高速的也有低速的，有机电结构的，也有全电子式的。由于种类多且速度各异，因而它们不是直接地同高速工作的主机相连接，而是通过适配器部件与主机相联系。适配器使

6、得被连接的外围设备通过系统总线与主机进行联系，以便使主机和外围设备并行协调地工作。 5.3流水型硬联线控制器的设计和调试 5.3.1总体结构组成模块 1.数据格式和指令系统 采用与模型计算机相同的指令系统,即12条机器指令。考虑到复杂度和时间问题，一般应降低难度，采用该指令系统的子集：去掉中断指令后的3条机器指令，只保留9条指令。 - 2 - 名称 助记符 功能 rd+rs?rd rd-rs?rd rd*rs?rd rd&rs?rd rd?rs rs?rd rs?pc 若c=1则 pc+d?pc 暂停运行 返回断点 允许中断 禁止中断 指令格式 r7 r6 r5 r4 r2 r3 0 0 0 0 rs1 rs0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 0 0 rs1 rs0 rs1 rs0 rs1 rs0 rs1 rs0 rs1 rs0 rs1 rs0 d3 d2 x x x x x x x x 加法 减法 乘法 add rb, rs sub rd,rs mul rd,rs and rd,rs sta rd,rs lda rd,rs jmp rs jc d stp iret ints intc r1 r0 rd1 rd0 rd1 rd0 rd1 rd