微电子基本知识和技能培训课程幻灯片课件

1、2004年7月,HIT Micro-Electronics Center,1,微电子基础知识和基本技能培训课程,哈尔滨工业大学微电子中心,2004年7月,HIT Micro-Electronics Center,2,第一部分 集成电路基础知识,2004年7月,HIT Micro-Electronics Center,3,1.1 CMOS集成电路器件基础,2004年7月,HIT Micro-Electronics Center,4,1.1.1 MOS结构（1）MOS结构的堆积状态（Accumulation Mode）,2004年7月,HIT Micro-Electronics Center,5,

2、1.1.1 MOS结构（2）MOS结构的耗尽状态（ Depletion Mode ）,2004年7月,HIT Micro-Electronics Center,6,1.1.1 MOS结构（3）MOS结构的反型状态（ Inversion Mode ）,2004年7月,HIT Micro-Electronics Center,7,1.1.2 MOS晶体管 1. MOS晶体管的结构,P_Sub,2004年7月,HIT Micro-Electronics Center,8,1.1.2 MOS晶体管 2. MOS晶体管截止状态（以NMOS为例）,Vgs 0 Linear Nonsaturated Res

3、istive,P_Sub,N+,G,D,S,GND,+Vds,+Vgs,N+,B,Depletion Region,2004年7月,HIT Micro-Electronics Center,9,1.1.2 MOS晶体管 3. MOS晶体管非饱和工作状态（以NMOS为例）,Vgs Vt Vds 0 Vgd Vt Linear Nonsaturated Resistive,2004年7月,HIT Micro-Electronics Center,10,1.1.2 MOS晶体管 4. MOS晶体管的饱和工作状态（以NMOS为例）,Vgs Vt Vds 0 Vgd Vt Saturated,2004年

4、7月,HIT Micro-Electronics Center,11,1.1.2 MOS晶体管 5. NMOS晶体管的伏安特性,2004年7月,HIT Micro-Electronics Center,12,1.1.2 MOS晶体管 6. PMOS晶体管的伏安特性,2004年7月,HIT Micro-Electronics Center,13,1.1.2 MOS晶体管 7. MOS晶体管的符号,NMOS,PMOS,2004年7月,HIT Micro-Electronics Center,14,1.1.2 MOS晶体管 8. MOS晶体管的二阶效应,1.体效应（衬底偏置效应） 2.亚阈值效应 3

5、.沟道长度调制效应 4.源漏穿通效应 5.热电子效应,2004年7月,HIT Micro-Electronics Center,15,1.1.3 MOS电容的CV特性,2004年7月,HIT Micro-Electronics Center,16,1.2 CMOS集成电路制造工艺,（N阱硅栅CMOS集成电路工艺主要流程）,2004年7月,HIT Micro-Electronics Center,17,1.2.1 衬底准备,P+ 单晶基片,P,P,单晶片,外延片,外延层,2004年7月,HIT Micro-Electronics Center,18,1.2.2 氧化、光刻N-阱(nwell),2

6、004年7月,HIT Micro-Electronics Center,19,1.2.3 N-阱注入， N-阱推进, 清洁表面,2004年7月,HIT Micro-Electronics Center,20,1.2.4 长薄氧、长氮化硅、光刻场区(active反版),2004年7月,HIT Micro-Electronics Center,21,1.2.5场区氧化（LOCOS） , 清洁表面 利用氮化硅抗高温氧化的作用，实现场区氧化局部氧化，提高场开启MOS管阈值电压，降低氧化层台阶高度。 (场区氧化前可做N管场区注入和P管场区注入）,2004年7月,HIT Micro-Electronics

7、 Center,22,1.2.6 栅氧化,淀积多晶硅，多晶硅N+掺杂 反刻多晶（polysiliconpoly),2004年7月,HIT Micro-Electronics Center,23,1.2.7 P+ active注入（Pplus） （ 硅栅自对准：利用硅栅的遮蔽作用形成PMOS沟道，实现沟道与硅栅自对准，提高PMOS沟道尺寸的精度，减小寄生电容）,2004年7月,HIT Micro-Electronics Center,24,1.2.8 N+ active注入（Nplus Pplus反版） （ 硅栅自对准：利用硅栅的遮蔽作用形成NMOS沟道，实现沟道与硅栅自对准，提高NMOS沟道尺

8、寸的精度，减小寄生电容）,2004年7月,HIT Micro-Electronics Center,25,1.2.9 淀积BPSG，光刻接触孔(contact)，回流,2004年7月,HIT Micro-Electronics Center,26,1.2.10 蒸镀金属1，反刻金属1（metal1),2004年7月,HIT Micro-Electronics Center,27,1.2.11 绝缘介质淀积，平整化，光刻通孔(via),2004年7月,HIT Micro-Electronics Center,28,1.2.12 蒸镀金属2，反刻金属2（metal2),2004年7月,HIT Mi

9、cro-Electronics Center,29,1.2.13 钝化层淀积，平整化，光刻钝化窗孔(pad),2004年7月,HIT Micro-Electronics Center,30,1.2.14 光刻掩膜版简图汇总,N阱,有源区,多晶,Pplus,Nplus,引线孔,金属1,通孔,金属2,钝化窗口,2004年7月,HIT Micro-Electronics Center,31,1.2.15 N阱CMOS集成电路工艺中MOS管的特点,所有NMOS管的衬底都是统一的P型衬底，接电路最低电位（一般为地GND）,同一个N阱中的PMOS管的衬底都是同一个N阱，接相应电路的最高电位（一般为电源VD

10、D）,MOS器件的源漏区是相互对称的，因此源漏可以互换，源漏只是根据工作电位的高低来区分。,2004年7月,HIT Micro-Electronics Center,32,1.3 CMOS反相器（inverter）基本原理,2004年7月,HIT Micro-Electronics Center,33,1.3.1 CMOS反相器状态分析,（1）ViVTn 时,MN截止，MP非饱和,0= -Kp 2(Vi- VDD -VTN) (VO-VDD ) (VO-VDD ) 2,VO=VDD ( VOH ),2004年7月,HIT Micro-Electronics Center,34,1.3.1 CM

11、OS反相器状态分析,（2） VTnViVO+VTn 且ViVO+VTp,MN饱和，MP非饱和,KN (Vi-VTN)2 = KP 2(Vi- VDD -VTP) (VO-VDD ) (VO-VDD ) 2,2004年7月,HIT Micro-Electronics Center,35,1.3.1 CMOS反相器状态分析,（3） VTnViVO+VTn 且VO+VTp ViVDD +VTp,MN饱和，MP饱和,KN (Vi-VTN)2 = KP (Vi- VDD -VTP)2,2004年7月,HIT Micro-Electronics Center,36,1.3.1 CMOS反相器状态分析,（4

12、） ViVO+VTn 且VO+VTp ViVDD +VTp,MN非饱和，MP饱和,Kn2(Vi-VTN) VO-VO2 = KP (Vi- VDD -VTP)2,2004年7月,HIT Micro-Electronics Center,37,1.3.1 CMOS反相器状态分析,（5） ViVDD +VTp,MN非饱和，MP截止,Kn2(Vi-VTN) VO-VO2 =0,VO=0 ( VOL ),2004年7月,HIT Micro-Electronics Center,38,1.3.1 CMOS反相器状态分析,（6） 状态汇总表,2004年7月,HIT Micro-Electronics Ce

13、nter,39,1.3.1 CMOS反相器状态分析,（7）电压传输特性曲线,2004年7月,HIT Micro-Electronics Center,40,1.3.2 CMOS反相器噪声容限,VDD,VOHmin,VSS,VOLmax,VILmax,VIHmin,VNMLmax,VNMHmax,（1）噪声容限的定义,VNMmax = minVNMHmax , VNMLmax ,2004年7月,HIT Micro-Electronics Center,41,1.3.2 CMOS反相器噪声容限,0,（2） o与噪声容限的关系,V*,V*为Vdd/2时噪声容限最大,2004年7月,HIT Micro

14、-Electronics Center,42,1.3.3 CMOS反相器瞬态特性 （开关特性速度）,CL为负载电容，驱动负载门数越多， CL越大,2004年7月,HIT Micro-Electronics Center,43,1.3.3 CMOS反相器瞬态特性 （开关特性速度）,（1） 上升时间tr = tr1 + tr2,2,VDD,KP(VDD |VTP|),CL,|VTP| 0.1 VDD,VDD |VTP|,+,1,ln (,19VDD 20 |VTP|,),=,2004年7月,HIT Micro-Electronics Center,44,1.3.3 CMOS反相器瞬态特性 （开关特

15、性速度）,（2） 下降时间tf = tf1 + tf2,=,KN(VDD VTN ),CL,VTN 0.1 VDD,VDD VTN,+,1,2,ln (,19VDD 20VTN,VDD,),2004年7月,HIT Micro-Electronics Center,45,1.3.3 CMOS反相器瞬态特性 （开关特性速度）,（3） 门延迟时间tpd tpd =(tpr + tpf )/2,2004年7月,HIT Micro-Electronics Center,46,1.3.4 CMOS反相器功耗特性,（1） 静态功耗PS 理想情况下静态电流为0，实际情况有漏电（表面漏电，PN结漏电） PS =

16、 IosVDD,2004年7月,HIT Micro-Electronics Center,47,1.3.4 CMOS反相器功耗特性,（2）动态功耗Pd,Pd = CL c VDD 2,电路中各个结点都存在电容，每个结点电位的上升和下降，都伴随着结点电容的充放电。,2004年7月,HIT Micro-Electronics Center,48,1.3.4 CMOS反相器功耗特性,（3） 瞬态电流功耗Pt,2004年7月,HIT Micro-Electronics Center,49,1.3.5 CMOS反相器的最佳设计,（1） 最小面积,芯片面积 A=(Wn Ln+ Wp Lp) 按工艺设计规则

17、设计最小尺寸 Lp = Ln Wp = Wn 开关功耗小 非对称延迟,2004年7月,HIT Micro-Electronics Center,50,1.3.5 CMOS反相器的最佳设计,（2） 对称延迟,tr = tf 根据公式应有：Kp = Kn 一般取：Lp = Ln 则有：Wp/ Wn =n /p 2,2004年7月,HIT Micro-Electronics Center,51,1.3.5 CMOS反相器的最佳设计,（3）对延迟最小（Tpd最小）,一般取：Lp = Ln Wp/Wn =12 CL=CE+(Wp Lp + Wn Ln) Cg0,2004年7月,HIT Micro-Ele

18、ctronics Center,52,1.3.5 CMOS反相器的最佳设计,（4）级间最佳驱动,设：级间尺寸比为，CL/Cg = 驱动相同负载延迟为,一般取 = 25,则：每级门延迟为，总延迟为N N=，N=ln/ln,可见： =e时，总延迟最小 N = eln(CL/Cg),因此有： N = ln(/ln),2004年7月,HIT Micro-Electronics Center,53,1.3.6 CMOS反相器版图举例,2004年7月,HIT Micro-Electronics Center,54,1.4 传输门电路,2004年7月,HIT Micro-Electronics Center

19、,55,1.4.1 NMOS传输门 1.工作原理,G为“1”电平时NMOS开启,G为“0”电平时NMOS管截止,(1)由I向O传送“1”时(假设O初始为“0”） O点电容通过饱和导通的NMOS管充电，当O点电位达到比G点电位低一个VTn时， NMOS管截止。,(2)由I向O传送“0”时(假设O初始为“1”） O点电容通过饱和导通的NMOS管放电，NMOS管逐渐进入非饱和，放电加快，最终O达到“0”。,2004年7月,HIT Micro-Electronics Center,56,1.4.1 NMOS传输门 2.应用特点,a)能可靠地传送“0”电平 b)传送“1”电平有阈值损失 c)有衬底偏置效

20、应 d)无驱动传送 e)可实现双向传输,2004年7月,HIT Micro-Electronics Center,57,1.4.2 PMOS传输门 1.工作原理,G为“0”电平时PMOS开启,G为“1”电平时PMOS管截止,(1)由I向O传送“0”时(假设O初始为“1”） O点电容通过饱和导通的PMOS管放电，当O点电位达到比G点电位高一个|VTp|时， PMOS管截止。,(2)由I向O传送“1”时(假设O初始为“0”） O点电容通过饱和导通的PMOS管充电，PMOS管逐渐进入非饱和，充电加快，最终O达到“1”。,2004年7月,HIT Micro-Electronics Center,58,

21、1.4.2 PMOS传输门 2.应用特点,a)能可靠地传送“1”电平 b)传送“0”电平有阈值损失 c)有衬底偏置效应 d)无驱动传送 e)可实现双向传输,2004年7月,HIT Micro-Electronics Center,59,1.4.3 CMOS传输门 1.工作原理,G为“0”电平、G为“1”时， NMOS管和 PMOS管都截止,(1)由I向O传送“0”时(假设O初始为“1”） O点电容通过饱和导通的NMOS管和PMOS管放电，NMOS管逐渐进入非饱和，PMOS管逐渐截止，最终O达到“0”。,(2)由I向O传送“1”时(假设O初始为“0”） O点电容通过饱和导通的NMOS管和PMOS

22、管充电，PMOS管逐渐进入非饱和，NMOS管逐渐截止，最终O达到“1”。,G为“1”电平、G为“0”时， NMOS管和 PMOS管都开启,2004年7月,HIT Micro-Electronics Center,60,1.4.3 CMOS传输门 2.应用特点,a)能可靠地传送“0”电平 b)能可靠地传送“1”电平 c)有衬底偏置效应 d)无驱动传送 e)可实现双向传输 f)需要正反信号同时控制,2004年7月,HIT Micro-Electronics Center,61,1.5 CMOS逻辑门电路,2004年7月,HIT Micro-Electronics Center,62,1.5.1 C

23、MOS与非门（nand?） 1.电路结构,2004年7月,HIT Micro-Electronics Center,63,1.5.1 CMOS与非门（nand?） 2.性能分析,2004年7月,HIT Micro-Electronics Center,64,1.5.1 CMOS与非门（nand?） 3.版图举例,2004年7月,HIT Micro-Electronics Center,65,1.5.2 CMOS或非门（nor?） 1.电路结构,2004年7月,HIT Micro-Electronics Center,66,1.5.2 CMOS或非门（nor?） 2.性能分析,2004年7月,H

24、IT Micro-Electronics Center,67,1.5.2 CMOS或非门（nor?） 3.版图举例,2004年7月,HIT Micro-Electronics Center,68,1.5.3 CMOS与或非门（aoi?）,VDD,A,B,F,C,aoi32,E,D,A,B,C,D,E,2004年7月,HIT Micro-Electronics Center,69,1.5.3 CMOS与或非门（aoi?）,2004年7月,HIT Micro-Electronics Center,70,1.5.4 CMOS或与非门（oai?）,2004年7月,HIT Micro-Electroni

25、cs Center,71,1.5.4 CMOS或与非门（oai?）,2004年7月,HIT Micro-Electronics Center,72,1.5.5 CMOS三态门 1.驱动三态门,2004年7月,HIT Micro-Electronics Center,73,1.5.5 CMOS三态门 2.钟控三态门,2004年7月,HIT Micro-Electronics Center,74,1.5.6 伪NMOS逻辑门,利用一个常通的PMOS代替CMOS逻辑中的P型逻辑块，简化单元电路，减小了输入电容。但是，增加了静态功耗，提高了输出低电平（有比电路）。,2004年7月,HIT Micro-

26、Electronics Center,75,1.6 CMOS动态电路,2004年7月,HIT Micro-Electronics Center,76,1.6.1 CMOS动态电路基本原理,MOS管的栅极存在寄生电容，而且漏电小。因此，具有一定的信号存储功能。 为了信号不被丢失，有最低工作频率限制。,2004年7月,HIT Micro-Electronics Center,77,1.6.2 预充逻辑CMOS动态电路,预充结束后，输入信号才可以到达。,2004年7月,HIT Micro-Electronics Center,78,1.6.3 CMOS动态电路的级联 1.级联的问题,后级门开始求值时

27、，输入信号并不是前级门求出的值，而是前级门预充的值“1”。因此，当前级门求出值时，后级门已无法再进行正确求值，以为预充的“1”已丢失，,2004年7月,HIT Micro-Electronics Center,79,1.6.3 CMOS动态电路的级联 2.多项时钟解决级联问题,A,Vo,VDD,B,C,1,预充管,求值管,型逻辑块,N,A,Vo,VDD,B,2,预充管,求值管,型逻辑块,N,C,2,2,1,1,2,1,2004年7月,HIT Micro-Electronics Center,80,1.6.3 CMOS动态电路的级联 3. Domino逻辑解决级联问题,A,Vo,VDD,B,C,

28、1,预充管,求值管,型逻辑块,N,A,Vo,VDD,B,1,预充管,求值管,型逻辑块,N,C,1,1,2004年7月,HIT Micro-Electronics Center,81,1.6.3 CMOS动态电路的级联 4. N-P逻辑解决级联的问题,A,Vo,VDD,B,C,预充管,求值管,A,Vo,VDD,B,C,预充管,求值管,型逻辑块,P,型逻辑块,N,2004年7月,HIT Micro-Electronics Center,82,1.7 CMOS其它单元电路,2004年7月,HIT Micro-Electronics Center,83,1.7.1 CMOS RS触发器,2004年7月

29、,HIT Micro-Electronics Center,84,1.7.2 CMOS 电平触发D型触发器（Latch）,2004年7月,HIT Micro-Electronics Center,85,1.7.3 CMOS 边沿触发D型触发器（主从触发器）,Q,Q,D,CLK,CLK,CP,CP,CP,D,CP,CP,CP,R,Q,CP,CP,CP,CP,Q,S,R,S,dffprbsb,2004年7月,HIT Micro-Electronics Center,86,1.7.4 CMOS斯密特触发器,2004年7月,HIT Micro-Electronics Center,87,1.7.5 C

30、MOS开关逻辑电路,2004年7月,HIT Micro-Electronics Center,88,1.8 CMOS版图设计,2004年7月,HIT Micro-Electronics Center,89,1.8.1 版图设计基本过程和要求,在一定工艺下，根据电路的要求，依据版图设计规则，设计每个器件的图形，并完成排版布线，形成一套完整的电路光刻掩膜版图形。,(1)了解电路，熟悉电路对工艺的要求 (2)了解工艺，熟悉工艺所能实现的器件 (3)掌握设计规则(最小宽度、相关图形的最小间距等) (4)掌握器件结构、图形、特性之间的关系 (5)布局要紧凑、合理，布线层选择合理，布线要短 (6)符合封装

31、要求,2004年7月,HIT Micro-Electronics Center,90,1.8.2 CMOS电路抗闩锁设计 1.闩锁效应,必要条件： 1.两个发射结均正偏 2.npn*pnp 1 3.IPowerIH,寄生可控硅一旦被触发，电流巨增，将烧毁芯片。,2004年7月,HIT Micro-Electronics Center,91,1.8.2 CMOS电路抗闩锁设计 2.版图设计抗闩锁,（1）减小RS和RW ：均匀且充分设计阱和衬底的电源和地的欧姆接触，并用金属线连接，必要时采用环结构。,（2）减小npn和pnp ：加大MOS管源漏区距阱边界的距离，必要时采用伪收集极结构。,2004年

32、7月,HIT Micro-Electronics Center,92,1.8.3 CMOS电路抗静电设计 1.抗静电设计的必要性,随着电子技术的普及，静电产生越来越严重，在测试、封装和使用过程中来自人体或设备的静电一般可达几千伏，甚至可达1520KV。而 MOS器件的栅氧化层很薄，面积很小，绝缘性能又很好，因此静电电荷形成很高的电压足以使栅氧化层击穿，使器件失效。因此，采用抗静电保护设计措施是MOS电路得以应用发展的必要前提。,2004年7月,HIT Micro-Electronics Center,93,1.8.3 CMOS电路抗静电设计 2.抗静电设计的思想,（1）抗静电保护电路不能影响正

33、常电路的功能； （2）放电电阻尽可能小 （3）放电回路中能承受尽可能高的瞬态功耗。 （4）应有抗闩锁能力 （5）占用尽可能小的芯片面积,抗静电设计就是在电路的端口增设保护电路，使得静电电荷形成的高压在到达正常电路之前，通过保护电路将静电电荷泄放掉，而保护电路自身也不被损坏。,2004年7月,HIT Micro-Electronics Center,94,1.8.3 CMOS电路抗静电设计 3.抗静电保护电路的基本原理,R1为多晶电阻，起限流作用，防止放电电流过大（一般在1K左右）。 R2为N+电阻，起延迟、缓冲作用，防止外来高电压直接作用于MOS管的栅极。阻值一般在几十左右。 Dp1 、Dn1

34、是用N+、P+扩散区分别与阱和衬底形成的二极管，起电压箝位和电荷泄放作用。面积一般设计为1000m2左右。 Dn2是R2形成的寄生二极管，起到进一步的保护作用。,电阻-二极管保护电路,2004年7月,HIT Micro-Electronics Center,95,1.8.4 CMOS版图设计的基本技巧 1.源漏区面积优化,2004年7月,HIT Micro-Electronics Center,96,1.8.4 CMOS版图设计的基本技巧 2.器件排序优化,2004年7月,HIT Micro-Electronics Center,97,1.8.4 CMOS版图设计的基本技巧 3.宽沟器件的优化

35、设计,2004年7月,HIT Micro-Electronics Center,98,1.8.4 CMOS版图设计的基本技巧 4.复用单元的设计,2004年7月,HIT Micro-Electronics Center,99,1.8.5 版图布局 1.布局的基本原则,芯片的布局设计是要解决电路图或逻辑图中的每个元件、功能单元在版图中的位置摆布、压焊点分布、电源线和地线以及主要信号线的走向等。 首先确定电路中主要单元（元件）的位置，再以主要单元为中心安置次主要单元和次要单元。 相关单元（包括压点）要尽量靠近，以主要单元为主调整单元（器件）的形状和位置，方便布线，缩短布线。,2004年7月,HIT

36、 Micro-Electronics Center,100,1.8.5 版图布局2.布局示例1 电子表芯片,2004年7月,HIT Micro-Electronics Center,101,1.8.5 版图布局2.布局示例2 存储器模块,2004年7月,HIT Micro-Electronics Center,102,1.8.6 版图布线1. 布线基本原则,最常用的布线层有金属、多晶硅和扩散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而且要短。必须用

37、多晶硅走长线时，应同时用金属线在一定长度内进行短接。,2004年7月,HIT Micro-Electronics Center,103,1.8.6 版图布线2. 布线示例,2004年7月,HIT Micro-Electronics Center,104,1.8.7 CMOS电路中的MOS电容,一般采用MOS管栅电容的结构,2004年7月,HIT Micro-Electronics Center,105,1.8.8 N阱CMOS电路中的PNP晶体管,2004年7月,HIT Micro-Electronics Center,106,1.8.9全定制（full-custom)设计方法1.概念及特点,

38、利用人机交互图形系统，由版图设计者针对具体电路和具体要求，从每个器件的图形、尺寸开始设计，直至整个版图的布局布线。 可获得最佳的电路性能和最小的芯片尺寸，有利于提高集成度和降低生产成本，适用于通用芯片和高性能芯片的设计以及库单元的设计。 缺点是设计周期长、设计费用高，同时要求设计者具有相当深入的微电子专业知识和丰富的设计经验。,2004年7月,HIT Micro-Electronics Center,107,1.8.9全定制（full-custom)设计方法2.常用的CAD工具,人机交互图形编辑 设计规则检查（DRC） 电学规则检查（ERC） 版图参数提取（LPE） 版图与电路图一致性检查（L

39、VS） 电路仿真（spice等）,2004年7月,HIT Micro-Electronics Center,108,1.8.9全定制（full-custom)设计方法3.版图举例,手表芯片,高性能16位CPU,标准单元dffps,全定制芯片的局部版图,2004年7月,HIT Micro-Electronics Center,109,1.8.10标准单元（Standard Cell）设计方法 1.概念,电路基本单元及各种I/O单元都按一定的标准、依据特定工艺、由专门人员预先设计好存放于一个统一的库中，称为标准单元库。 芯片设计者只要根据电路的逻辑网表及设计约束条件，用相关软件调用标准库中的单元进

40、行布局布线，即可快速形成最终的芯片版图。 由于标准单元库是预先设计好的，不是为某个芯片专门设计的，因此称为半定制设计方法（semi-custom design approach）,2004年7月,HIT Micro-Electronics Center,110,1.8.10标准单元（Standard Cell）设计方法 2.特点,可获得较佳的电路性能和较小的芯片尺寸（与库单元种类的丰富程度和库单元性能有关），有利于缩短芯片设计周期，降低设计成本，适用于专用电路（ASIC）和较高性能的芯片设计。 对芯片设计者的微电子专业知识和设计经验要求不是很高，而对单元库和设计工具有较强的依赖性。,2004年

41、7月,HIT Micro-Electronics Center,111,1.8.10标准单元（Standard Cell）设计方法 3.芯片结构,2004年7月,HIT Micro-Electronics Center,112,1.8.10标准单元（Standard Cell）设计方法 4.标准单元库的组成,符号库：单元特定符号，供逻辑图设计用。 拓扑库：单元高度、宽度、引出端坐标及 方向，供布局布线使用。 时序库：输入与输出间的时间关系及负载 特性，供时序验证用。 功能描述库：单元功能的描述，供功能仿真用。 版图库：单元各层掩膜图形，供制掩膜版用。 综合库：供逻辑综合用。 电路图库：单元电路

42、图。,2004年7月,HIT Micro-Electronics Center,113,1.8.10标准单元（Standard Cell）设计方法 5.标准单元电路设计考虑,尽可能地减少单元的引出端点 （尽量内部产生） 要获得较好的抗噪声性能 （N管和P管的比例） 要规定一定的驱动能力 （N管和P管的尺寸） 尽可能获得最佳的延迟时间 （级间的驱动）,2004年7月,HIT Micro-Electronics Center,114,1.8.10标准单元（Standard Cell）设计方法 6.标准单元版图设计考虑,单元要符合等高原则，特别是电源和地线 应有相同高度。 与单元库中的任何单元（包括

43、自身）的任 意组合都应满足设计规则的要求。 每个单元都要考虑抗闩锁，每个I/O单元 都要考虑抗静电。 尽可能小的寄生电容 单层金属工艺尤其要考虑端口引出。,2004年7月,HIT Micro-Electronics Center,115,1.8.10标准单元（Standard Cell）设计方法 7.标准单元版图举例,2004年7月,HIT Micro-Electronics Center,116,1.8.10标准单元（Standard Cell）设计方法 8.标准单元法芯片版图设计一般过程,根据逻辑图（或逻辑网表）确定使用单元 的种类和数量，估算面积，确定芯片几何 形状（长度与宽度的比值或单

44、元行数）。 根据封装要求排布I/O单元 布电源和地的干线网 排布内部单元（布局） 布线（电源和地的支线、主要信号线、其 它线）,2004年7月,HIT Micro-Electronics Center,117,1.8.10标准单元（Standard Cell）设计方法 9.标准单元法设计阶段性局部版图,2004年7月,HIT Micro-Electronics Center,118,1.8.11门阵列（Gate Array）设计方法 1.门阵列母片,将含有固定器件数不含连线的内部相同单元排成一定规模的阵列，将含有固定器件数不含连线的I/O相同单元排在四周， 并留有固定的布线通道，形成一定规模、

45、一定I/O端口数、没有连线(没有功能)的芯片版图。 按此版图进行掩膜版制作和流片，完成反刻金属之前的所有加工工序，生产出半成品芯片（没有功能，称为“门阵列母片”），供芯片设计者进一步设计使用。,2004年7月,HIT Micro-Electronics Center,119,1.8.11门阵列（Gate Array）设计方法 2.门阵列法芯片设计,在固定规模（器件数）、固定端口数的门阵列母片的基础上，芯片设计者根据需要将内部单元和I/O单元分别进行内部连线构成所需功能的各种单元（也可以调用针对具体母片事先设计好的的各种功能单元连线的单元库），再进行总体布局布线，构成一定功能的芯片连线版图。 按

46、此连线版图进行制版，再在预先生产出的母片上继续完成后续工序，制出最终芯片。,2004年7月,HIT Micro-Electronics Center,120,1.8.11门阵列（Gate Array）设计方法 3.门阵列法的特点,芯片的面积、最大规模、最多引脚数、布线通道以及单元中的器件数和部分连接是固定的，利用率不能达到100， 性能不能达到最佳。 可以快速完成芯片的设计和生产，降低芯片设计成本和生产成本。 一般制成不同规模、不同引脚数的系列门阵列母片，以便适合不同规模电路的设计。,2004年7月,HIT Micro-Electronics Center,121,1.8.11门阵列（Gate

47、 Array）设计方法 3.门阵列法芯片结构,外观与标准单元法相似，只是基本单元及规模是固定的。,2004年7月,HIT Micro-Electronics Center,122,1.8.11门阵列（Gate Array）设计方法 4.内部单元阵列举例,2004年7月,HIT Micro-Electronics Center,123,1.8.11门阵列（Gate Array）设计方法 5.内部单元电路连线库举例,2004年7月,HIT Micro-Electronics Center,124,1.8.11门阵列（Gate Array）设计方法 6.I/O单元结构,通过不同的连接可实现不同功能的

48、I/O单元，如： 输入端口 输出端口 三态输出端口 输入/输出双向端口,2004年7月,HIT Micro-Electronics Center,125,1.8.12 积木块(BBL)设计方法 1.概念及特点,将固定的全定制设计模块、编译模块（一般为存储器）和标准单元设计方法结合在一起，就像堆积木一样进行布局布线，形成芯片版图。 芯片面积较小，性能较佳，设计周期短，适合于大规模ASIC（SoC）设计。,2004年7月,HIT Micro-Electronics Center,126,1.8.12 积木块(BBL)设计方法 2.芯片结构,2004年7月,HIT Micro-Electronics

49、 Center,127,1.8.12 积木块(BBL)设计方法 3.芯片版图实例,2004年7月,HIT Micro-Electronics Center,128,1.8.13可编程逻辑器件设计方法,可编程逻辑阵列PLA - Programmable Logic Array,2. 可编程阵列逻辑PAL - Programmable Array Logic,3.通用可编程阵列逻辑GAL - Generic Array Logic,4.复杂可编程逻辑器件CPLD - Complex Programmable Logic Device,5. 现场可编程门阵列FPGA - Field Programm

50、able Gate Array,2004年7月,HIT Micro-Electronics Center,129,第二部分 集成电路设计基本技能,2004年7月,HIT Micro-Electronics Center,130,2.1 集成电路设计基本工作环境,2004年7月,HIT Micro-Electronics Center,131,2.1.1 微电子中心局域网结构,第一级 交换机,EDA软件服务器,局域网络服务器,客户终端 iccadxx1,客户终端 iccadxx2,客户终端 iccadxx3,第二级 交换机,第二级 交换机,第二级 交换机,2004年7月,HIT Micro-El

51、ectronics Center,132,2.1.2 微电子中心局域网资源,EDA软件服务器(工作站shark 、whale、Opel等) 共享EDA软件：Cadence 、Synopsys、Hspice等 共享资源库：生产商工艺相关文件、单元库等 用户数据：电路、版图、仿真文件等,1.局域网络服务器(server)： Pub 软件库、公共文献资料图书文档库 Be、Fe、IP等 工作组内部文献资料 Temp 临时数据交换区,客户终端(iccadxxx) 办公软件 临时工作文档,2004年7月,HIT Micro-Electronics Center,133,2.1.3 用户登陆 1.微机登陆和

52、退出：,(1)微机开机后，按下面方式登陆： 用户名：iccadxxx（xxx对应于座位号） 密 码：xxxxxx （系统管理员提供） 登陆到：xxx （系统管理员提供） (2)登入后，密码可以自己更改，已安装的软件不得擅自更改 (3)可自行在server:/pub下查找其它所需应用软件安装(在D盘安装)，如没有权限安装或没有找到所需应用软件，请找系统管理员解决。 (4) 在D或E盘建自己的根目录，在此目录下保存文档及数据 (5)退出：执行关机命令，出现关闭电源的提示后，关闭主机电源和显示器电源。,2004年7月,HIT Micro-Electronics Center,134,2.1.3 用户

53、登陆 2.链接工作站：,(1)微机登陆后，执行 开始程序Hummingbird Connectivity V7.0 Exceed Exceed (XDMCP-Broadcast),(2)在新出现的窗口中选择工作站(whale shark etc.系统管理员提供)，然后选择确定按钮。出现的longin shell窗口,2004年7月,HIT Micro-Electronics Center,135,2.1.3 用户登陆 3.工作站登陆：,在longin shell窗口中按提示输入用户名称，选ok或按回车键，再按提示输入口令，选ok或按回车键。出现CDE界面。（系统管理员提供用户名称和口令。登入后

54、，密码可以自己更改。登陆时选择CDE界面(Common Desktop Environment),2004年7月,HIT Micro-Electronics Center,136,2.1.3 用户登陆 4.打开工作窗口（terminal)：,(1)在CDE界面的背底处按鼠标右键,(3)打开terminal也可以在CDE界面的工具栏中选择。,(2)用左键选择ToolsTerminal，工作窗口被打开。为了方便多任务工作，可以打开多个窗口。,2004年7月,HIT Micro-Electronics Center,137,2.1.3 用户登陆 5.工作站退出：,(1)在CDE界面中选择exitok

55、 ，退出工作站,(2) 选择exit ok ，退出Exceed窗口,2004年7月,HIT Micro-Electronics Center,138,2.1.4 UNIX操作系统常用命令简介,1.创建目录： mkdir dirname,2.改变工作目录：cd dirname (到下级目录) cd . (到上级目录),5.复制(copy)：cp fileA fileB (文件复制) cp fileA fileB dirA (复制文件到目录) cp -r dirA dirB (复制目录),4.列文件清单：ls dirA (可以有多个目录名，没有目录名时为当前目录。可以加命令选项 -l or -a

56、or -la),3.列出当前工作目录：pwd,2004年7月,HIT Micro-Electronics Center,139,2.1.4 UNIX操作系统常用命令简介,7.删除： rm fileA (删除文件，可以有多个文件名) rm r dirA (删除目录，可以有多个目录名),8.编辑文件：vi fileA (文件不存在时，自动创建新文件) 编辑命令：I(插入), o(下插入行), O(上插入行), Esc键(退出), x(删除字符), dd(删除行), h l k j或方向键(左右上下移动) 非编辑状态时，按Shift+:,文件尾出现“:”，此时可以保存文件（w ）和退出vi状态（q）

57、。,6.改名(rename)：mv A B (文件或目录改名),2004年7月,HIT Micro-Electronics Center,140,2.2 Cadence icfb EDA工具介绍,2004年7月,HIT Micro-Electronics Center,141,2.2.1 library、cell 和 view 1. Cadence icfb工具启动,工作站登陆 创建工作目录：mkdir work 进入工作目录：cd work 启动icfb工具: icfb&,出现CIW窗口,2004年7月,HIT Micro-Electronics Center,142,File,2.2.1 library、cell 和 view 2. Library 的创建,New library的名,New library的路径,依据一个新的技术文件创建library,依据一个已有库的技术文件创建library,不用技术文件创建library （不做版图设计）,CIW