数字时钟发生器设计

1、数字时钟发生器设计自动化工程学院引言高性能的频率合成器被广泛的应用在现代通信、雷达、电子对抗等技术领域中,其性能的优劣直接影响着无线通信设备的性能。其中组合式频率合成技术是国内外近几年来比较流行的一种技术,其将直接数字频率合成(DDS) 和锁相环频率合成( PLL) 两种技术结合起来,取长补短,以实现具有高分辨率和杂散较小的高速宽带频率合成。本文根据DDS+ PLL 组合式的频率合成器工作原理,采用信号完整性分析和ADS射频电路仿真等设计方法,设计并实现一种具有宽频带、低功耗、低杂散、体积小、重量轻的跳频频率合成器。利用DDS 的高分辨率保证了PLL 输出具有较高的频率分辨率,同时通过采用较高

2、的鉴相频率提高了PLL 的转换速度,实现了DDS 和PLL 的优势互补,兼顾各方面的性能,采用此方案实现的频率源可以做到较快的频率切换速度,较高的频率分辨率,较好的抑制输出信号杂散，满足数字时钟发生器的设计要求。一. 整体设计思想1. 方案选择频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。频率合成方法主要有3种:直接合成法：利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。应用锁相环PLL (Phase Locked Loop) 的频率合成,

3、 虽然具有工作频率高、宽带、频谱质量好的优点, 但频率分辨率和转换速率都不够高。最新的频率合成方法是直接数字频率合成DDS(Direct Digital Synthesis)。DDS 较以前频率合成技术具有频率转换时间短, 频率分辨率高, 输出相位连续, 可以进行高精度、高稳定度编程, 全数字化易集成等突出优点。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。从基本原理而言, PLL 是模拟的闭环系统,而DDS 是全数字的开环

4、系统, 二者是两种不同的频率合成技术, 采用将二者结合构成DDS+PLL 组合系统来互相补充, 可以达到单一技术难以达到的应用效果。DDSPLL的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。DDSPLL有3种基本方法（如图1所示）：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频。第1种方法以DDS直接激励PLL。与单纯的PLL相比，由于作为参考的DDS 具有很高的频率分辨率，可以在不改变PLL分频比的情况下提高PLL的频率分辨率，但是如果DDS 输出信号中，落在PLL的环路带宽内的杂散和相噪无法抑制，经过PLL倍频作用后，这些噪声会恶化

5、20lgNdB（Nfout/fDDS）。第2种方法是将DDS的输出与PLL的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了PLL 的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。第3种方法直接将DDS与PLL混频，这有效的克服了前两种方法的缺点，既不会恶化DDS 输出的杂散和相噪，也不会增加PLL设计的难度。由于PLL的作用只是将DDS输出上变频，提高了最终输出的频率。2.系

6、统设计及框图、图2 系统设计框图系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-220M)，DDS+PLL的电路设计，这部分还包括了时钟信号的选择输出。二电路设计1. DDS的基本原理DDS 的基本原理框图如图3 所示,它包含相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分。在参考时钟的控制下,相位累加器对频率控制字K进行线性累加,得到的相位码(n) 对波形存储器寻址,使之输出相应的幅度码,经过数模转换器得到相应的阶梯波,最后经低通滤波器得到连续变化的所需频率的波形。其输出频率与控制字和参考时钟的关系为:式中,fo

7、ut为DDS 输出信号的频率,K为频率控制字,fc 为时钟频率,N 为相位累加器的位数。图3 DDS原理图由上DDS基本原理可知:DDS系统输出信号的频率为:fout=K*fc/2N，输出信号频率的分辨率为: fout=fc/2N，由奈奎斯特采样定理知,DDS输出的最大频率为：fout(max)=fc/2，DDS输出信号的频率范围为:0fc/2。DDS的优点及不足：优点：（1）输出频率相对带宽较宽，输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。（2）频率转换时间短，DDS是一个开环系统，无任何反馈环节，这种

8、结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。（3）频率分辨率极高若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。（4）相位变化连续，改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函

9、数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。（5）输出波形的灵活性，只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。不足：（1）输出频带范围有限:由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、E

10、CL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。（2）输出杂散大：由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。 2、低频段电路设计系统输出频率范围要求为0.2Hz220MHz，在设计中采取分频段的方法，AD9852的最高参考频率为300MHz,根据采样定理，另考虑在实际应用中输出信号最高频率不大于参考时钟频率的40%，AD9852最高输出频率可达到120MHz。在设计中，把低频段设为0.

11、2Hz100MHz。AD9852外部选用50MHz的晶振,通过内部倍频器6倍频，使AD9852的工作时钟达到300MHz。在DDS的输出端，需要设计一个滤波系统，对于系统的宽带输出要求，低通滤波器是唯一的选择，低通滤波器的性能对保证采样时钟具有较低的抖动非常关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表征。设计时，采用了截止特性很陡的7阶椭圆滤波器来对连续正弦波进行滤波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为50，截止频率120MHz。滤波器电路如图3所示，在设计中为避免引入有源器件自身电噪声，滤波器全部采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求确定

12、滤波器类型，然后查表求归一化元件值。图5 LC低通滤波器原理图 DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要的系统时钟，同时也降低了DDS输出的杂散。比较器的基准电压由AD9852内部的控制DAC来提供，控制DAC是一个12位的数模转换器，通过写入控制DAC寄存器的数据来产生直流电平，作为比较器的基准电平，通过改变直流电平的大小，可以来调节输出时钟的占空比。AD9852内部的D/A转换器为电流输出型，通过调整AD9852外接的电流设置电阻RSET，来调整DAC电流的幅值。阻值RSET为39.9/IOUT,一般设置为8K（5mA）至2K（20mA）。在比较器的选用上，使用了A

13、D9852内部的比较器，其传输延迟小于3nS，上升、下降时间小于2nS，可产生频率高达120MHz的方波。通过内部比较电路整形后的时钟信号，通过电平转换转换成ECL电平,输出到多路选择器SY100E457。电平转换器件我们用SYNERGY公司的SY100H600,是将TTL转ECL电平4.锁相环技术简介锁相环是频率合成器的技术基础,锁相环路( PLL) 通常由鉴相器、环路滤波器(L F) 、压控振荡器(VCO) 和可变程序分频器组成。这是一种相位负反馈系统,通过比较参考信号与VCO 信号之间的相位差,产生对应于两信号相位差的误差电压,该误差电压经环路滤波器控制VCO 的输出频率(相位)。图75

14、、集成锁相环芯片si4133鉴于DDS输出频率无法达到系统的要求，必须要结合锁相频率合成技术，锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统。它在通讯、测量等电子技术领域有着广泛的应用。锁相环路易于集成化，且性能优越，锁相集成电路种类很多。在设计中所选用的PLL芯片si4133集成度很高，集中了鉴相器，分频器，VCO，大大简化了硬件电路的设计。以1路PLL为例，简要介绍该芯片工作原理。参考频率fin从XIN脚输入，通过放大器、R分频器后，得到频率finR；同时，这路VCO的输出频率fout经过一个N分频器后，得到频率foutN；2个频率输入到PD进行相位比较，产生误差控制电压，该误差电压

15、经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率foutN向finR近于相等，直至最后两者频率相等而相位同步实现锁定。环路锁定时，PD的输入频差为0，即finR=foutN，fout=NfinR，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率5范围内调节输出频率。3路PLL中2路用来进行射频输出；这2路射频PLL是时分复用的，即在一个给定时间内只有1路PLL起作用。每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调节，所以通过

16、给相应的N分频器进行简单编程就可达到对射频输出进行控制，从而工作在2个独立的频段。2个射频VCO中心频率最优化设置分别在947 MHz和1.72 GHz之间以及在789 MHz和1.429 GHz之间。3路PLL中另一路用来进行中频频率合成，该电路的VCO的中心频率可通过接在IFLA和IFLB引脚的外部电感来调整。PLL中频输出频率可在VCO中心频率的5内调节。电感数值不精确可通过Si4133的自动调节算法进行补偿。中频VCO的中心频率可以在526 MHz和952 MHz之间调节。如果需要，可以通过分频降低IF的输出频率。另外，芯片使用串口编程控制，外围电路非常简单，使用方便。6、高频段设计方

17、案AD9852在参考时钟为50MHz，芯片内部6倍频器使能的状态下，输出分辨率可300M/248Hz，本设计中，用它输出0.2100MHz信号。利用si4133的第三路来进行中频频率合成。若AD9852输出直接输入锁相环si4133,则可由锁相环的倍频功能，得到输出信号的放大。但受限于si4133的压控振荡器VOC 的工作频率在526MHz952MHz之间，2分频输出后，最高值只有476MHz,远没达到500MHz的要求。使用混频的方式也可以不让系统分辨率因锁相环的倍频而放大。因此，用50M晶振作为si4133的输入工作频率，通过单片机来控制si4113的IF R-Divider和IF N-D

18、ivider等控制字来控制si4133按需要输出100MHz,200MHz,300MHz,400MHz.然后使其AD9852的输出信号混频,以达到输出100220MHz的目的。如系统要求输出120MHz的时钟频率信号，则单片机判断其属于100MHz200MHz的范围，发出控制字，使si4133输出100MHz的信号。其和AD9852输出信号混频，可得到预期的时钟频率。混频后的信号，经带通滤波，电平转换SY100H60芯片，进入比较器内。比较器选用是低功耗、超高速的集成比较芯片MAX9687，MAX9687输出为差分的ECL电平，其传输延迟小于1.4nS。多路选择器选用的是SY100E457。SY100E457包含了3个差分的2：1的ECL选择器，有3个独立的选择端和一个公共的选择端。在设计中只使用了