电子测量与仪器第九章数据域测量逻辑分析仪

1、IT九章4MB城测楫分析仪9.1数字系銃测试的基本嗣9.2逻轲分0(9.3可测性蹄9.4鮭域测试的臥y仪器科修鸟工程系9J数字系銃测试的基本-、系銃测试林点在现代数字电路和系统中Z对其数据信息的测 试技术就称为耐域测试。它具有以下特点:响应和激励间不是线性关系4从外部有限测试点和结果推断内部过程或状态微机化数字系统的软件导致异常输出系统内部事件一般不会立即在输出端表现故障不易輙和辨认（2）伶戦弑带来剧牟二僚粗故障侦査/检测(Fault Detection):判断被测电路中是否存在故 障 以上合称故障诊断,简称诊断 缺陷(Defect)：物质上的不完善性。故障定位:查明故障原因、性质和产生的位失

2、效(Failure):缺陷导致电路产生错误的运作故障(Fault):缺陷引起的电路异常，缺陷的逻辑表现缺陷和故障非一一对应,有时一个缺陷可等效于多个故障出错/错课(Eitm):故障导致的输出不正常真速测试(AT-Speed Testing)在功能性操作频率下的测试参数测试和逻辑测试:交直流参数和器件的逻辑功能测试测试主输入(Pfimairy Input):可由测试器直接驱动的输入 测试主输出(Pfimairy Output):可由测试器直接检测的输出测试形/样式(Test Pattern ):为获得故障而施加的数据测试矢量(Test Vectors ):也称测试图开纟测试生成:通过一定算法或工

3、具,获得电路测试矢量的过程故障覆盖率:测试集所侦查的故障数与电路总故障数之比定型故障(Stuck Fault):某一根信号线不可控,固定在某一逻辑值上。定故障(stuck-at-1) z s-at-1定0故障(stuck-at-O) , s-at-0桥接故障(Bridge Faults):两根或多根信号线间的短接输入端间桥接故障 反馈式桥接故障，即输入与输出短接故障。桥接故障会改变电路拓朴结构，使得诊断更加困难。4延迟故障(Del町Faults):电路延迟超过允许值而引起的故障。 时延测试验证电路中任何通路的传输延迟不超过系统时钟周期。暂态故障(Temporary Faults)：故障是非固定

4、的。类型:瞬态故障和间歇性故障瞬态故障：电源干扰和a粒子辐射等原因造成 间歇性故障：元件参数变化、接插件不可靠等造成测试方法g组合电路测试:敏化通路法” D算法,布尔差分法 时序电路测试：迭接阵列,测试时序数字系统测试:随机测试,穷举测试(i)敷$信禺陳(2)逻输今折(3)特征今祈(1) ttWM作用和功能夺为数字系统的功能测试和参数测试提供输入激 励信号卷产生图形宽度可编程的并行和串行数据图形夺产生输岀电平和数据速率可编程的任意波形 夺产生可由选通信号和时钟信号控制的预先规定的数据流 ismm分配器外部时钟 起/停序列 寄存 器内部吋钟和 起/停产生-地址计数器分离电路/分癫器采用VCO产生

5、内部时钟成PLL产生高精度的时钟外部时钟 时钟分离电路提供多个不同时钟，供不同电路模块串并转换，同步，电平调节鮭的产生 序列存储器在初始化期间写入了每个通道的数据, 数据存储器的地址由地址计数器提供。在测试过程中 在个作用 耐沿上.鹽器将地wm .多路器可将多个并行输入位转换成串彳務i据流。对 于低速的数字信号源.多路器可以不要,从数据的每 个数输出可鮭产生一个串行数据流 格式化器将数据流与时钟同步格式化器的输出直接驱动输出放大器.放大器的输 出电平可编程(2)浸揖分析逻辑分析用于测试和分析多个倍号之间的逻辑关 系及时间关系逻辑分徹的特点令通道数多夺存储容量大習可以多通道信号逻辑组合触发晋数据

6、处理显示功能强采用特征分析技术的必要性对各节点逐一地测试与分析使测试成本巨增&受封装的限制从多节点观察测试响应受到限制&内测试的需要 特征分析技术：从被测电路的测试响应中提取出特征” (Signature ) 通过对无故障特征和实际特 征的比较进行故障的侦查和定位特征分析的实现銭性反愤移位 存BKLFSR)xnX111Di r八 xn-2 X2 ”XQx1第 D2 _f-Dn_i _Dn 输出位流hih2) (hn_hn-+单输入特征分析器 h-l,表示接通反馈线；h-0,表示断开反馈线 反馈系数h 在二元域上定义的多项式h(X)=+舁X+1称为该线性反馈移位寄存器的特fi笑顶式工作a：用一个

7、已知的进制序列去除被检验的二进制序列M, 所得到的余数即为特征。特征分析过程对应为二元域上的多项式除法。被除 数为被测的输入响应序列，除数为反馈移位寄存器的 特征多项式。相除后,商对应线性反馈移位寄存器的 *俞出位流,余数知则试响应的特征。特征分痕术mm高的检错率当测试序列足够长时,特征分析的故障侦出率不低于1, m为用作特征分析的LFSR的长度。当丄刁T m=16时,故障侦出率高达99.998%由LFSR构咸的多输入WESF8(MISR)被测电路的无故障特征或某种故障下的特征可通过电路的逻 辑模拟或故障模拟获得。通过事前的模拟建立好特征故障字 典，便可用于故障诊断。9.2逻辑分Ot主要内容:

8、 一、谡时孤師点与分类三、還n分析仪的n发方式五、逻辑分析仪的技林标与发展越势 丸 谡辑分析仪的应用一、逻辑分析仪的特点与分类特点输入通道多数据捕获能力强具有多种灵活的触发方式具有较大的存储深度可以观察单次或非周期信号显示方式丰富能够检测毛刺分类按工作特点分类：(1) 逻辑状态分析仪(2) 逻辑定时分析仪 按结构特点分类：(1) 台式逻辑分析仪(2) 便携式逻辑分析仪(3) 外接式逻辑分析仪(4) 卡式逻辑分析仪台卡祖OBOt二、逻辑分析仪的组成原理逻辑分析仪的组成主要包括数据捕获和数据显示两 大部分.外时钟 内时钟-111Lili信号时钟选择门限电平设定采 样触发 产生数据 存储,显示控制C

9、RT数据捕获 逻辑分析仪原理结构数据显示来碑臭it域点載養来尢翼岭/三、逻辑分析仪的触发方式几介材 88潦：逻辑分叔对被测信号连续采徵得的 一序列数据。通道1采样数据通道8采样时钟鵲畫个事件来控制数据获取即选择观察窗 跟踪:采集并显示数据的一次过程称为一次跟踪。跟踪开始观察窗竞度： 逻辑分析仪存储深度(1)组含触发:多通道信号的组合作为触发条件z 即数据字触发。每个通道的触发条件可为：1“ o “x如:8个通道的组合触发条件设为：/O11O1OX1,/则:该8个通道中出现数据:01101001 或 01101011 时均触发恳凉的融农跟探方式;数据窗口触发字跟踪开始触发起始跟踪触坤昨踪跟踪结束

10、触发字触发终止跟踪(2)延IBM发在数据流中搜索到触发字时,并不立即跟踪,而是 延迟一定数量的数据后才开始或停止存储数据，它可 以改变触发字与数据窗口的相对位置。（3）原列傩发多个触发字的序列作为触发条件，当数据流 中按顺序出现各个触发字时才触发。第設发导蠶件第讓发III”1子程序牛）y触发条,B（导引条件）第二级触发第一级触发两级序列触发工作原理序列触发常用于复杂分支子程序的跟踪。手动触发（HMM发）无条件的人工强制触发,因此观察窗口在数 据流中的位置是随机的。发由于某些触发条件出现太频繁，为有选择地 捕获特定数据,可给触发条件加上些约束条件。 附加的条件未出现,也不能触发。限定条件与门触发

11、信号数据流触发 识别限定条件触发产生原理、逻辑分析仪的显示方式(1)波弗显示每个通道的信号用一个伪方波显示，多个通道同时显示。（2）衰显示将每个通道采集到的值组合成数据，按采样顺序显示。1紙数据窗口川U 触友点327&7A.IfIfs憔头Bl擁头B2008 08 00 001080800002090300003070700004060600005060600006070700007050500008040400009040400001005030000cr1 cfAn1 m(3)反iEM显示将数据流按照被测CPU指令系统反汇编后显示。地址(HEX)数据(HEX)操作码操作数2000200320

12、05200621422006049723LDLD SUB INCHL, 2042B, 04AHL(4) Mm将屏幕x，丫方向分别作为时间轴和数据轴进行显示的一种方 式。它将要显示的数据通过D/A转换器变为模拟量，按照存储 器中取出数据的先后顺序将转换所得的模拟量显示在屏幕上， 形成一个图像的点阵。1020FFH /子程序5 / 循坏程序0 2000H/主程序BCD数据序列的图解显示图解显示程序执行的图解显示五、逻辑分析仪的技术指标及发展趋势主要技术指标 定时分析最大速率。 状态分析最大速率。 通道数。存储深度。触发方式。输入信号最小幅度。输入门限变化范圈。毛刺捕捉能力。发展趋势分析速率、通道数

13、、存储深度等技术指标也在不断提高 功能不断加强。与时域测试仪器示波器的结合，提高混合信号分析能力 向逻辑分析系统(Logic Analyze System )方向发展。六、逻辑分析仪的应用激励信号被测电路逻辑分析仪例：ROM/ASIC的指标测试（最高工作频率寿命测试. 高低温测试）ROM指标参数测试例:毛刺信号的测试分频电路74LS138逻辑分析仪G/G2/G2-OYYYYYYYY(a )译码电路的测试(b )译码电路输出定时图逻辑定时分析仪测试译码电路及其毛刺实例：HB9402软件测试与分析逻辑分析仪也可用于软件的跟踪调试,发现软 硬件故障Z而且通过对软件各模块的监测与效率分 析还有助与软件

14、的改进。例1: 80C51指令执行信号时序测试例2：分支程序跟踪测试03CF042D、导引条件（ 042D）通路A通路B通路B03F2通路A分支程序的跟踪测试(w %= 号二 曲、一令殛諏但&6_、概述 可测性设计出现的背景:VLSI 传统的系统设计方法的缺陷 可测性设计在系统的设计阶段就同时考虑测试的需 求.IU1S高系鍋的可测试性 可测性的量化可测tour令可控性(Controllability )对电路中各节点的逻辑值控制难易程度的度量卷可观性(Observabiltty)对故障信号进行观察 或测量难易程度的度量可测性设计考虑的主要问题夺什么样的的容揚作故Ki食断卷什么样的系统测试时所用

15、的测试矢少.产生起来又较方便令测试曲13点设置在什么地方设置多少 才能使测试比较方便而开销又比较少.结构可测性设计一从可测性的观点对电路的结构提 出一定的规则依据可测性设计的一般规则和基本模 式来进行电路的功能设计.使得设计的电路容易测试1丫21】nTYnI-POF YiN状态存储器件系统时钟二、扫描设计技术扫描通踣法基本原理将f集成电路内所有状态存储器件串 接起来”纟瞰f移位ims,使得从外部能容易地 控制并直接观察这些状态存储器件中的内容同步时序电路的一般鯉 n _組合电路百_状态存贮蹄 7 po主输出pi _主输入对状态存储器件的 控制和观测只能通过组 合电路间接进行，使测 试问题复杂般

16、扫描通路设计扫描通路设计要保证各个时序元件可以同组合电路完 全隔离开来，以便时序元件的状态可随意设置,同时 保证时序元件的输入可观察.P0_o-oYi7.T二、亠隔离开关（添加）扫描选择扫描输入系统时钟 电平灵前者缺陷：切换开关引入延时,切换时存在竞争电平灵敏的概念个逻辑系统,如果其稳定状态对任何输入状态 改变的响应与系统中电路的延蓋无关,并且,如果有 两个以上输入改变,输出响应与输入改变的屯斤歳* 也无关，系统的稳定状态只取决于各输入变化的最终 稳定电平,则称这样的逻辑系统为电平灵敏的电平灵敏设计的昌的-保证电路中器件的延迟、上 升和下降时间等参量对电路工作无影响.电平灵敏设计的实现时序逻辑

17、中的基本存贮元件 必须是电平灵敏的电平灵敏设计的关键元件一串行移位耐8D | 系统数据牛 系统时钟巴*SD i 扫描数据f 扫描时钟上亠I 扫描时钟上眾串行移位寄存器在时钟CLK控制下工作，A=0 or B=0,数 据锁存至输出端。正常工作时，A=0, B=0,由CLK控制数据输出扫描方式时：A=l, CLK=0, SD进入LI； TA=0, SD锁存 在输出端；L1数据进入L2； TB=0,数据锁存在L2.不允许A、B同时为1,避免数据同时进入锁存器.三、内建自测试技术内建自测试(BIST)的基本原理将测试作为系统的一功能，做在系统中，使系统 具有自己测试自己的能力。BIST通过将测试激励和

18、对 测试响应的分析集成在被测系统或芯片中实现 BIST用于功BIST中通常使用特征分析技术。测试结束后,通 过比较被测电路的实际特征和无故障电路特征,以决 定被测电路是否存在故障基于扫描的BIST解决时序电路的内建自测试術种形式每扫描一次测试的BIST 每时钟一次测试的BIST四、边界扫描测试技术 边界扫描测试的基本思想在靠近器件的每一输入/输出（I/O）引脚处增加一个移位寄存器单元。在测试期间,这些寄存器单元用于控制输入引脚的状态（高或低）,并读出输岀弓I脚 的状态。在功能性操作期间,这些附加的移位寄存器 单元是透明的，不影响电路的正常工作.功能一不仅可以测试IC之间或PCB之间的连接是否正 确,还可测试芯片或PCB的逻辑功能移位寄存器组成边界扫描通路测试数据输%TDI边界扫 描单元/ 、核 心 逻 辑* )IC1八、核0心tt逻qVX辑1IC3测试期间 功能性操作核 心 逻 辑测试数据 输出TDO边环扫描标帝,边界扫描描述猪言9.4姻域测试的師 一.二嵌AAOOStt在数字通信系统中，误码率是一个非常重要的指标。误 误码率定义:二进制比特流经过系统传输后发生差错的概率。测量方法：从系统的输入端输入某种形式的比特流z用输出与 输入码流比较，检测出发生差错的位数,差错位数和 传输的总位数之比为误码率。测试图形发生器编码被测