数电常用组合逻辑器件的原理及集成电路

1、常用组合逻辑器件的原理及集成电路在数字集成产品中有许多具有特定组合逻辑功能的数字集成器件，称为组合逻辑器件（或组合逻辑部件）。本节主要介绍这些组合器件，以及这些组合部件的应用。1.编码器和译码器（1）编码器给定输入就有相应的二进制所谓二进制编码器是指输入4线12线，8线/3线，16线/4组合逻辑部件中的编码器是对输入赋予一定的二进制代码， 码输出。常用的编码器有二进制编码器和二一十进制编码器等。 变量数（m和输出变量数（n）成2n倍关系的编码器，如有线的集成二进制编码器；二一十进制编码器是输入十进制数（十个输入分别代表09十个数）输出相应BCD码的10线/4线编码器。1）二进制编码器二进制编码

2、器是对 2n个输入进行二进制编码的组合逻辑器件，按输出二进制位数称为n位二进制编码器。二线一四线编码器编码器有4个输入（Io, 11, 12, |3分别表示03四个数或四个事件），给定一个数（或出现某一事件）以该输入为1表示，编码器输出对应二位二进制码（YYo）,其真值表如表3-1所示。根据真值表可得最小项表达式丫o（lo，l1，l2，l3）m（1,4）, 丫1 丨0，11，丨2，丨3m（1,2）。进一步分析表3-1，若限定输入中只能有一个为“ 1 ”，那么，除表3-6所列最小项和m外都是禁止项，则输出表达式可以用下式表示：丫01113 川3表 3-12 线/4 纟 密编码器真值表1 0 &一

3、 丫0I 0 I 1 I2I 3Y| 111丫1I 2 I3 I 2 I3 。 K 00001亠10 10 0；I 21&D一丫10 0 101|31J0 0011 rrnm图3-2 2线/4线编码器由此输出函数表达式可得与非门组成的，如图3-2所示的2线/4线编码器逻辑图。2 ）优先编码器由上述编码器真值表可以知道，4个输入中只允许一个输入有信号（输入高电平）。若I1和I2同时为1,则输出丫1丫0为11,此二进制码是I 3有输入时的输出编码。即此编码器在 多个输入有效时会出现逻辑错误，这是其一。其二，在无输入时，即输入全0时，输出丫1丫0为00,与I。为1时相同。也就是说，当丫1丫0=00时

4、，输入端I。并不一定有信号。为了解决多个输入同时有效问题可采用优先编码方式。优先编码指按输入信号优先权对输入编码，既可以大数优先，也可以小数优先。为了解决输出唯一性问题可增加输出使能端 Eo，用以指示输出的有效性。大数优先的优先编码器真值表如表3-2所示。表3-2中增加一个输入使能信号Ei , Ei等于零时，禁止输入，此时无论输入是什么，输出都无效。只有Ei等于1时才具有优先编码功能。增加的输出使能信号Eo为1时，表示输出有效。表3-22线/4线优先编码器真值Ei I 0 I 1 I 2 |3 丫 1 丫0丫1 Ei I2I3 I3 Ei I2 I3&XXXX10000110001X1001X

5、X101XXX10 0 10 1 11 0 11 1 1Eo Ei Io Ii I2 I3 111213 I2 I3 I3 E| I。 IiI2 I 3。El10111213YiYoEo(a)(b)图3-3具有输入输出使能的优先编码器（a）逻辑图（b）方框图Yi有两项“ 1 ”，对|0|9|0|9由于输入变量数较多，一般通过对真值表分析直接写表达式。例如, 应有两个乘积项。一项为 Ei |3,另一项为E1I2I3。再利用吸收公式简化，得 表达式。同理，可得Yo, Eo两个输出表达式。用与或非门实现此逻辑功能的逻辑图如图3-3（ a），图（b）给出了该逻辑电路的方框图，一般输入写在方框左边，输出

6、写在方框右边。方框图只 能表示输入和输出端，而输入输出间逻辑关系需用功能表或真值表来描述。3）二十进制编码器二一十进制编码器码对十个输入Iol9 （代表09）进行8421BCD编码，输出一位 BCD码（ABCD。输入十进制数可以是键盘，也可以是开关输入。但输入有高电平有效和低电平 有效之分，如图3-4。图3-4 （ a）中开关按下时给编码器输入低电平有效信号；（b）图中开关按下时给编码器输入高电平有效信号。比较（a） （b）二图，（a）图中R可选较大阻值，（b）图中R应小于门电路的关门电阻 Roff,实际应用中多采用低电平有效信号。图3-4 键控输入信号（a）低电平有效信号（b）高电平有效信号

7、若输入信号低电平有效可得二一十进制编码器真值表（表3-3 ），表中输入变量上的非代表输入低电平有效的意义。表3-34/10线编码器真值表输入输出十进制数1。|1|2 |3 |4|5|6|7 |8|9D C B A001111111110 0 0 0110111111110 0 0 12110 11111110 0 1 0311101111110 0 1 1411110111110 1 0 0511111011110 1 0 1611111101110 1 1 0711111110 110 1 111 0 0 0911111111101 0 0 1D =“9 ”+“ 8

8、”I9|8I 9 | 8C =“ 7”+“6”+a 5+“4”I7B =“ 7”+“6”+“ 3 ”+“2”I7A =“9”+“ 7”+a 5+“3” + “1 ”输出逻辑函数为:l6 I5 I4 I 7 I 6I 5I 4I6 l3 l2 I 7 I 6 I 3| 2I 9 I 7 I 5 I 3 I 1 I 9 I 7 I 5 I 3 I 1式中“ 9”表示开关9合上，同时只能有一个开关合上。采用与非门实现十进制编码电路的 逻辑图如图3-5（a）所示，因为只有九个输入又叫9线/4线编码器。图3-5 （b）用方框表示此编码器，输入端用非号和小圈双重表示输入信号低电平有效，并不表示输入信号要经

9、过两次反相。输出端没有小圈和非符号，表示输出高电平有效。I1 L213 14 15 16 1171819?1|2A丄314B15C16D17丄8|9(a)b）图3-510/4线编码器（a）逻辑图（b）方框图4）集成编码器编码器集成电路有 TTL集成编码器也有 CMOS集成编码器，按功能又有多种型号。这里仅介绍74147和74148集成编码器。8线一3线优先编码器7414874148是TTL三位二进制优先编码器，双排直立封装74148的内部逻辑图和引脚分布如图3-6 （a）所示，括弧中数字为引脚号。它有 线输入匸I：以及输入使能E?共9个输入端；共有5个输出端，其中，3线编码输出 YY0，一个输

10、出编码有效标志 GS和一个输出使能端EO。74148功能表见表3-4。由表3-4可以知道，输入使能信号 E；低电平有效，E；低电平时实现8线一3线编码功 能；E；高电平时禁止输入， 输出与输入无关均为无效电平。输入信号 G匚也是低电平有 效。在E? = 0，输入中有信号（70匚中有0时），GS输出低电平（低电平有效），表示 此时输出是对输入有效编码； E? = 0及无输入信号（匚T7中无0）或禁止输入（E| = 1）Ei = 0 ）且输入无信号时，GS输出高电平，表示输出信号无效。当编码器处于编码状态（ 时，输出使能Eo为低电平。Eo可作为下一编码器的 Ei输入，用于扩展编码位数。三位二 进制

11、输出是以反码形式对输入信号的编码，或者说输出也是低电平有效的。图3-6 （b）和（c）分别给出了 74148的方框图和国标符号图（标准符号）。方框图仅能够反映器件的输入输出及其有效电平，但按新国家标准画的符号图不仅反映器件的输入输出及其有效电平，而且能够反映器件输入输出之间的控制关系和器件功能。符号图中HPRI/BIN是总限定符号，表示器件逻辑功能是优先编码。编码输出（6, 7, 9）端受控制端（ENa ）影响（控制），输出端符号中a表明受控于ENa，符号中标号表示该输出在二进制码中的位置，即输出信号下标。输入输出端小圈表示输入和输出都是低电平有效。 符号Z表示内部互连，使能端有效及输入有信号

12、（Z10Z17中有1）时，14号输出端（GS）为低电平。反之，使能端高电平或输入无信号（Z10Z17全0）时，14号端高电平。15号端EO受V18控制，使能端为高电平该输出端置1,使能端为低电平该输出端为Z10Z17的或输出。即输入使能条件下，且无输入信号时15号端Eo输出低电平。标准符号图说明了以上输入输出关系，由此可以得倒该器件功能表。(10 |0(11 I1(12 |2(13|3(叭)I4-=1_& 1& 1& 1Eo(15)GS(14)丫。(9)|0?1-：2Y013丫1丄4丫2丄5GS丄6丄7EOEiHPRI/BIN1/Z11 2/Z12 3/Z13 4/Z14 5/Z15 6/Z1

13、6 7/Z17a oa a7 28学 2 3 4=7 1 1 1 1 1 1 1 118a（a）（ c）图3-6 8线/3线键控编码器 74148（ a）逻辑图（b）方框图（c）符号图表3-474148真值表Ei|0 |1 I2 |3 |4 |5 |6 |7Y2Y1Y0GjS EO1xxxxxxxx1111101 1 1 1 1 1 1 11111000 1 1 1 1 1 1 1111010X 0 1 1 1 1 1 1110010XX011111101010XXX01111100010XXXX0111011010XXXXX011010010XXXXXX01001010XXXXXXX0000

14、01二一十进制优先编码器74147十进制优先编码器 74147的真值表见表3-5，与74148相比较，74147没有输入和输出 使能端，也没有标志位（GS,实际应用时要附加电路来产生 GS和74148 一样，74147输 入和输出信号也都是低电平有效的，输出为相应BCD码的反码。图3-7分别给出了 74147的方框图和符号图，此两图并无本质区别，但符号图的总限定符号HPRI/BCD说明了是键控BCD编码器，双排直立封装的引脚如图中所示。表3-574147真值表输入输出十进制数|0 |1 |2 |3 |4 |5 |6 |7 |8 |9d c ba1 1 1 1 1 1 1 1 1 11 1 1

15、100 1 1 1 1 1 1 1 1 11 1 1 11X 0 1 1 1 1 1 1 1 11 1 1 02XX011111111 1 0 13XXX01111111 1 0 04XXXX0111111 0 1 15XXXXX011 1 11 0 1 06XXXXXX01111 0 0 17XXXXXXX0111 0 0 08XXXXXXXX010 1 1 19XXXXXXXXX00 1 1 074148扩展应用图3-8是用两片74148实现16线/4线编码器的逻辑图。图中，高位编码器芯片74148-2一匕12一l3Lbb匕gb12 345678 JA2A1Ao1A3-EN1 P EN2A

16、x EN2BA2 YoA1 74138-2AoY7卜 丫8丫15图3-1174138扩展成4/16线译码器2）显示译码器显示译码器是将输入二进制码转换成显示器件所需要的驱动信号，数字电路中，较多地米用七段字符显示器。七段字符显示器在数字系统中，经常要用到字符显示器。目前，常用字符显示器有发光二极管LED字符显示器和液态晶体 LCD字符显示器。发光二极管是用砷化镓，磷化镓等材料制造的特殊二极管。在发光二极管正向导通时， 电子和空穴大量复合，把多余能量以光子形式释放出来，根据材料不同发出不同波长的光。 发光二极管既可以用高电平点亮，也可以用低电平驱动，分别如图3-12 （ 3）和（b）所示。图3-

17、12 发光二极管驱动电路（a）高电平驱动（b）低电平驱动 其中限流电阻一般几百到几千欧姆，由发光亮度（电流）决定。将七个发光二极管封装在一起，每个发光二极管做成字符的一个段，就是所谓的7段LED字符显示器。根据内部连接的不同，LED显示器有共阴和共阳之分，如图3-13所示。由图可知，共阴LED显示器适用于高电平驱动，共阳LED显示器适用于低电平驱动。由于集成电路的高电平输出电流小，而低电平输出电流相对比较大，采用集成门电路直接驱动LED时，较多地采用低电平驱动方式。(a)公共电极2S 2K2Sa bg(b)a bg2S 2S2S公共电极(c)图3-137段字符显示器（a）字段排列（b）共阴极L

18、ED （c）共阳极LED液晶7段字符显示器LCD利用液态晶体有外加电场和无外加电场时不同的光学特性来 显示字符。无外加电场时，液晶排列整齐，入射光大部分反射回来，液晶呈透明状态。外加 电场时，液晶因电离而打破分子规则排列，入射光散射，仅一小部分反射回来，液晶呈混浊状态，显示暗灰色。LCD字符显示器的7段透明电极做成如图 3-13（ a）形状，并有一公共 电极称为背电极也做成此形状。透明电极和背电极之间加电场，LCD显示此透明电极形状。为防止液晶疲劳，提高液晶寿命，显示字符时应在透明电极和公共电极之间加50500Hz的交变电场。通常用异或门来产生所需交变电场，如图3-14所示。Vi=1Vo公共电

19、极n0V1aVo图3-14 LCD显示驱动电路及波形集成7段显示译码器7448集成显示译码器有多种型号，有 TTL集成显示译码器，也有 CMOS集成显示译码器; 有高电平输出有效的， 也有低电平输出有效的； 有推挽输出结构的，也有集电极开路输出结 构；有带输入锁存的，有带计数器的集成显示译码器。就7段显示译码器而言，它们的功能大同小异，主要区别在于输出有效电平。7段显示译码器7448是输出高电平有效的译码器，其真值表如表3-8。表3-87段显示译码器7448真值表输入BI /输出显示LT RBI DCBARBOYa Yb Yc Yd Ye Yf Yg字符1 1 0 0 0 011111110n

20、1 X 0 0 0 110 1 1 0 0 0 0111 X 0 0 1 01110 110 1己1 X 0 0 1 111 1110 0 131 X 0 1 0 010 110 0 1 11 X 0 1 0 1110 110 11s1 X 0 1 1 010 0 111111 X 0 1 1 111 1 1 0 0 0 01 X 1 0 0 011111111吕1 X 1 0 0 111110 0 111 X 1 0 1 010 0 0 1 1 0 1匚1 X 1 0 1 110 0 1 1 0 0 11X 1 1 0 010 110 0 11LI1 X 1 1 0 1110 0 10 11

21、C1 X 1 1 1 010 0 0 1 1 1 1L1X 1 1 1 110 1 1 0 0 0 0X X XXXX00 0 0 0 0 0 01 0 0 0 0 000 0 0 0 0 0 00 X XXXX1111111187448除了有实现7段显示译码器基本功能的输入（ DCBA ）和输出（YaYg）端外, 7448还引入了灯测试输入端（LT ）和动态灭零输入端（RBI ）,以及既有输入功能又有输 出功能的消隐输入/动态灭零输出（Bi/rBO）端。由7448真值表可获知7448所具有的逻辑功能：(1) 7 段译码功能(LT = 1, RBI = 1)在灯测试输入端(LT )和动态灭零输

22、入端(RBi )都接无效电平时，输入DCBA经7448 译码，输出高电平有效的 7段字符显示器的驱动信号，显示相应字符。除 DCBA = 0000夕卜， RBI也可以接低电平，见表 3-8中116行。(2) 消隐功能(BI = 0)此时BT/RbO端作为输入端，该端输入低电平信号时，表3-8倒数第3行，无论LT和RBI 输入什么电平信号，不管输入DCBA为什么状态，输出全为“ 0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。(3) 灯测试功能(LT = 0)此时bT/RBO端作为输出端，LT端输入低电平信号时，表3-13最后一行，与RBI及DCBA输入无关，输出全为“ 1 ”，显示器7

23、个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。(4) 动态灭零功能(LT = 1, RBi = 0)此时BI/RBO端也作为输出端，LT端输入高电平信号，RBI端输入低电平信号，若此时DCBA = 0000，表3-8倒数第2行，输出全为“ 0”，显示器熄灭，不显示这个零。DCBA工0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。(a)(c)图3-15 7段显示译码器7448 (a)逻辑图(b)方框图(c)符号图图3-15给出了 7448的逻辑图，方框图和符号图。由符号图可以知道，4号端具有输入和输出双重功能。作为输入( BI )低电平时，G21为0,所有

24、字段输出置 0，即实现消隐功 能。作为输出(RBO ),相当于LT , RBi及CT0的与非关系，即LT =1 , RBI =0 , DCBA=0000 时输出低电平，可实现动态灭零功能。3号(LT)端有效低电平时，V20=1，所有字段置1,实现灯测试功能。CMOSBCD七段字符显示译码器 45114511 为CMOS段显示译码器，具有锁存/译码/驱动功能。其管脚名称和功能如图 3-16 所示，LT为灯测试端，BI为灯熄灭端，LE为锁存使能端。表3-9列出了 4511的逻辑功能。从表3-9可以知道，LT = 0 （低电平有效）时，所有字段亮，实现灯测试功能。BI =0 （低电平有效）时，所有字

25、段熄灭，实现消隐功能。在LT和BI均为高电平时，4511实现BCD译码显示功能。此时，锁存使能LE端（高电平有效）信号决定译码显示内容。LE = 1， 显示LE上跳时锁存入4511内锁存器的输入 BCD码字符，以后输入变化显示内容不变； LE =0,显示输入端此时输入的 BCD码相对应的字符，但只能显示字符 “0”“9”。利用4511 的锁存功能，多个 7段译码器可以实现数据线共享。图3-16 （ b）所示符号图中，总限定符号是BCD/7SEG，也就是说只能对 BCD码进行译码显示。关联信号 V11为1,即外部输入LT为0时，受影响输出 YaYg置1，实现灯测 试功能。关联信号 G10为0,即

26、外部输入BI为0时，受影响输出 YaYg置0，实现灭灯功 能。控制信号 C9为1,即LE为0时，受影响单元 9D （寄存器）寄存输入数据；C9为0时，寄存器数据不变。符号图描述的功能与表3-9 一致。AYBYbCYcD_YdLTYeBIYfLEYg71312391551412113 . r44 I7126BCD/7SEG . T1V11 G10C99D 1248a10,11 b10,11 c10,11 d10,11 e10,11 f10,11g10,111312111091514(b)表3-97段显示译码器4511真值表输入输岀显示LtBILEDCBAYa Yb Yc Yd Ye Yf Yg字

27、符1100 0 0 01111110Q1100 0 0 10110000111100 0 1 01101101e1100 0 1 1111100131100 1 0 001100111100 1 0 11011011s1100 1 1 000111111100 1 1 1111000011101 0 0 01111111B1101 0 0 11110011q1101 0 1 000000001101 0 1 100000001101 1 0 000000001101 1 0 100000001101 1 1 000000001101 1 1 10000000111xxxx*10Xxxxx000

28、000080XXxxxx1111111取决于LE上跳时BCD输入图3-16 CM0S7段译码器4511 (a)方框图(b)符号图显示译码器应用在多个7段显示器显示字符时，通常不希望显示高位的 “0”例如，四位十进制显示时， 数12应显示为“ 12”而不是“ 0012”即要把高位的两个“ 0”消隐掉。具有此功能的译 码显示电路如图 3-17。图中高位动态灭零输出作为低位动态灭零输入。由于最高位动态灭零输入接低电平，7448-1输入DCBA=0000，显示熄灭，同时7448-1灭零输出 RBO=0使7448-2处于动态灭零 状态，7448-2输入DCBA=0000，显示也熄灭；虽然7448-3动态

29、灭零输入也是低电平， 但输 入DCBA丰0000，所以显示字符“ 1”且动态灭零输出为高电平； 7448-4的RBI =1，显示 字符“ 2”若7448-4输入DCBA=0000则可以显示这个“ 0”0图3-17 高位“ 0”消隐的四位译码显示电路ST3ST2ST1ST1|_ST2- _ST3图3-18 三位字符动态显示电路图3-18给出了三位字符动态显示电路及相应的选通信号(ST),同一时间只有一个选通信号有效(高电平)，输入BCD码数据线共用。ST1=1 , 7448-1译码驱动对应显示器，其它 两个译码器工作在消隐状态对应显示器熄灭，此时数据线输入个位显示字符的BCD码。ST2=1，中间

30、译码器工作，输入 DCBA应是百位显示字符的 BCD码。依此类推，每个字符 显示器只在相应 ST为1时点亮，这种工作方式称为动态扫描方式。2.数据分配器和数据选择器(1)数据分配器数据分配是指信号源输入的二进制数据按需要分配到不同的输出通道，如图3-19所示,实现这种逻辑功能的组合逻辑器件称为数据分配器，M ( =2n )输出通道需要 N位二进制信号来选择输出通道，称为 N位地址(信号)。数据输入0号输出通道 1号输岀通道 2号输出通道 3号输出通道通道选择输入图3-19数据分配器示意图由通用译码器功能可以知道,二进制译码器在使能条件下的每一个输出函数都是一个最小项，例如三线-八线译码器Yo为

31、Yo EN 1 EN 2A EN 2BA2A1A0ENA 2A1 A 0A 2 A1A 0(EN = 1 )其中，EN EN 1 EN 2A EN 2B。考虑到3线/8线74138输出低电平有效， 其输出函数可写成以Y o EN 1 EN 2A EN 2B A 2 A1A oEN A 2A 1A 0A2A1A0 (EN = 1 )。若将使能端作为数据输入端，即EN D，则输出Y i Dmi 。74138的A2A1A0相当于图3-28中的通道选择信号，也称作为地址。输入某一地址，相应的mi = 1，该地址对应的通道输出数据= D。如图3-20所示，地址 A2A1A0 = 000时，数据由通道0输

32、出，其它输出端为逻辑常量1 ;改变地址，数据也改变输出通道，实现数据分配功能。L0A2 74138A0EN2AEN2BY0Y1Y2Y3Y4Y5Y6Y7图3-2074138用作为数据分配器（2） 数据选择器数据选择器的逻辑功能与数据分配器的逻辑功能相反，是将多个数据源输入的数据有选择地送到公共输出通道，其功能示意图如3-21所示。一般地说，数据选择器的数据输入端数M和数据选择端数 N成2n倍关系，数据选择端确定一个二进制码（或称为地址） ，对应 地址通道的输入数据被传送到输出端（公共通道）。1）四选一数据选择器四选一数据选择器有四个数据输入端（D3，D2， Di， Do）和两个数据选择输入端（A

33、1，Ao）, 个数据输出端（Y），另外附加一个使能（选通）端（EN ）。根据四选一数据选择器功能，并设使能信号低电平有效，可得四选一数据选择器功能表如表3-10。再由功能表可写出输出逻辑函数Y ENA1A0D0ENA1A0D1 ENA1A0D2ENA1A0D3ENmi D i由此得逻辑图，如图 3-22。A1AoENEN A1 AoY1 X Xr oo o oDoo o 1D1o 1 oD2o 11D3表3-10 4选1数据选择器功能表DoD1D2D3Y图3-224选1数据选择器逻辑图2）集成八选一数据选择器7415174151是具有8选1逻辑功能的TTL集成数据选择器，图 3-23给出了 7

34、4151内部逻辑 图及双排直立封装的引脚号。根据逻辑图可得输出逻辑表达式YENmi Di EN miDi 。由表达式可知，使能信号低电可见，输出函数是输入最小项与对应输入数据乘积之逻辑和。平有效，得74151功能表，如表3-11所示。(1)(15)(14)(13) D6(12) D7DoD1D3D4D5D2ift1161 111rrAo(11)A1 A2(10) (9)ENA2 A1A0D0D1D2D3YD4YD5D6D7cEN& 1rPr y (a)EN10 04321_151413122 0 12 3 456 7MUX表3-1174151功能表EN A2 A1 A0Y Y1 X X X0

35、10 0 0 0D0 D00 0 0 1D1 D10 0 1 0D2 D20 0 1 1D3 _D30 1 0 0D4 _D40 1 0 1D5 _D50 1 1 0D6 D60 1 1 1D7 D7c)(b)方框图(c)符号图b)图3-238选1数选器74151 (a)逻辑图3)集成数据选择器的扩展应用在有些场合需要扩展数据选择器的数据输入端数目，例如用双4选1数据选择器74153实现16选1数据选择器功能。此时，有16个输入数据(D。D15)需要4个4选1数据选择器以形成16个数据通道，需要 4个数据选择信号，即 4位地址(A。A3)以确定哪个数 据输出。图3-24中给出了用4选1数据选择

36、器实现16选1数据选择器的两种方案。第一种方案，如图 3-24 (a)所示，是将 A1A0作为公共数选信号以确定4选1数据选择器的输出数据，A3A2则作为确定哪个数据选择器工作的使能信号（选择数据选择器的选 通信号）。A3A2经2/4线译码器译码后选通数据选择器，4个输出中只有一个输出有效，四个数据选择器的输出数据经或门组合后输出。(1/2)74153YAi Ao(a)(1/2)74153(1/2) 74153Y(b)图3-24数据选择器扩展应用(c)（a）采用译码器选通方案（b）树形结构方案（c）树形结构示意图第二种方案，如图 3-24 （ b）所示，也是将 AiAo作为公共地址信号以确定4

37、选1数据选择器的输出数据，每一个数据选择器都处于使能状态，都输出各自的有效数据。 但是这些输出数据要再经过一个 4选1数据选择器选择输出， A3A2则作为这个选择数据选择器的地 址信号，输出由4位地址确定的数据。这种电路结构称为树形结构，如图（c）所示，采用树形结构可以方便地构建 2n选一的数据选择器。和前一方案比较，显然，树形结构方案要 比前一方案简单。3.加法器加法器是能实现二进制加法逻辑运算的组合逻辑电路。（1） 半加器和全加器1）半加器所谓半加器是指只有被加数（ A）和加数（B）输入的一位二进制加法电路。加法电路 有两个输出，一个是两数相加的和（S），另一个是相加后向高位进位（CO）。

38、根据半加器定义，得其真值表，如表3-12所示。由真值表得输出函数表达式表 3-12半加器真值表r s ab AbaBSCOa b0000co ab011010101101显然，半加器的和函数 S是其输入A，B的异或函数；进位函数C是A和B的逻辑乘。用一个异或门和一个与门即可实现半加器功能。图3-25给出了半加器逻辑图和半加器逻辑符号。AB(a)图3-25半加器（a）逻辑图（b）逻辑符号2）全加器全加器不仅有被加数 A和加数B,还有低位来的进位 CI作为输入；三个输入相加产生 全加器两个输出，和 S及向高位进位CO。根据全加器功能得真值表，如表3-13所示。表 3-13全加器真值表aBCISCO

39、0000000110010100110110010101011100111111COB C0011110a000Q010Q11 1图3-26全加器输出函数卡诺图再由全加器输出函数卡诺图，图3-26，得:S ABCI ABCI ABCI ABCI彳 A B CII CO AB AB CI ABA B CI AB。由此可见，和函数 S是三个输入变量的异或。一般情况下，函数卡诺图中为1方格数等于1/2总方格数，且每个为1方格都是孤立的，则该函数为异或函数。为了利用和函数的共同项，进位函数CO按图3-26所示化简，而不是按最简与或式化简，得逻辑图，如图3-27。（a）图3-27 全加器（a）逻辑图（3

40、）多位二进制加法电路用全加器可以实现多位二进制加法运算，实现四位二进制加法运算的逻辑图如图3-28所示。图中低位进位输出作为高位进位输入，依此类推，种进位方式称为异步进位。A B ClCIAA3 B3A2 B2Ai BiAo BoCr,S3S2S1* 1nriSoCO2 SCO2 SCO艺SCO艺S图3-28 采用异步进位的四位二进加法器逻辑图异步进位方式中，进位信号是后级向前级一级一级传输的，由于门电路具有平均传输延迟时间tpd，经过n级传输，输出信号要经过n x tpd时间才能稳定，即总平均传输延迟时间等于nx tpd。所以，异步进位方式仅适用于位数不多，工作速度要求不高的场合。4）集成四

41、位二进制加法器 74283为克服异步进位方式平均传输延迟时间增大的问题，集成四位二进制加法器74283采用了超前进位方式，从而使四位二进制加法器平均传输延迟时间大大小于采用异步进位方式的 四位二进制加法器。74283内部逻辑图及引脚号见图3-29。表3-14是74283的功能表，由表可知74283四位二进制加法器（模 16加法）。（C）方框图（C）符号图（a）图3-29 4位二进制加法器74283（ a）逻辑图（b）表3-1474283功能表SCOA+B+CI （模 16）0 （A+B+CI 模V16）1 （A+B+CI 模16）5）减法运算的实现数字系统中，二进制数的减法运算通常是通过加法器

42、来实现的。例如A减B可用A加负B来完成，因此，实现减法的实质是负数的表示问题。二进制计数体制中，通常用补码 和符号位表示负数。定义一个无符号数N的n位自然二进制码为该数的原码，原码各位取反定义为该数的反码，2n减这个数的原码定义为该数的补码。即N 反=（2n -1）-N 原N 补=2n -N 原。可见，补码和反码之间存在以下关系N补=N反+ 1。即一个数的补码可将其原码取反后加1获得。例如，十进制数（9） d的四位原码为1001,（9） D的反码为0110, （ 9） D的补码为0111。又如，（6） D的原码为0110,反码为（1001）, 补码为（1010）。两数相减（A _B）可表示为A 原一B 原=A 原B 原 +2 n 2 n = A 原 + B 补一2 “其中2 n是自然二进制数的第 n+1位的权，在n位二进制算术运算中，（-2 n）是向n+1位的 借位，所以，A的原码加上B的补码实现A减去B的减法运算。在A B时，例如，9 -6 = 3 ;用四位二进制减法，1001 -0110 = 0011 （3的自然二进制码）；用四位二进制加法，减数用补码表示，1001 + 1010 = （1） 0011，第5位的1在4位