电工电子技术：第10章 触发器和时序逻辑电路

1、10.1 触发器,第10章 触发器和时序逻辑电路,10.2 计数器,10.3 寄存器,10.4 555定时器,学习目的与要求,了解基本触发器的功能及其分析方法；熟悉RS触发器、D触发器、JK触发器、T触发器等的工作原理及逻辑功能，理解触发器的的记忆作用，掌握各种触发器功能的四种描述方法；熟悉时序逻辑电路的基本分析方法和步骤；理解同步、异步时序逻辑电路的特点；掌握计数器、寄存器的概念和功能，熟悉它们的分析方法,10.1 触发器,时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两 大重要分支之一。时序逻辑电路的显著特点是：电路任何 一个时刻的输出状态不仅取决于当时的输入信号，还与电 路原来的状态有关

2、。因此，时序电路必须含有具有记忆功 能的存储器件,门电路是组合逻辑电路的基本单元，时序逻辑电路的基本单元则是我们本章要重点介绍的触发器。触发器具有记忆功能，可用来保存二进制信息,由于触发器是时序逻辑电路的基本单元，因此它在时序逻辑电路中必不可少，有些类型的时序逻辑电路除了触发器，还含有一些组合逻辑门。本章介绍的计数器、寄存器与移位寄存器是时序逻辑电路的具体应用,触发器是可以记忆1位二值信号的逻辑电路部件。根据 逻辑功能的不同，触发器可以分为RS触发器、JK触发器、 D触发器、T和T触发器,基本RS触发器是任何结构复杂的触发器必须包含的一个 最基础的组成单元，它可以由两个与非门或两个或非门交 叉

3、连接构成。例如由两个与非门构成的RS触发器,1. 基本RS触发器,Q,门1,门2,正常情况下，两个输出端子应保持互非状态,一对互非的 输入端子,字母上面 横杠表示 低电平有效,触发器的两个稳定状态,输出端Q=1时，触发器为1态； 输出端Q=0时，触发器处0态,1)基本RS触发器的工作原理,0,1,1,1,1,0,有0出1,全1出0,0,触发器状态由1变为0，置0功能,触发器状态不变，仍为置0功能,1)基本RS触发器的工作原理,1,0,0,0,1,1,有0出1,全1出0,1,触发器状态由0变为1，置1功能,触发器状态不变，仍为置1功能,1)基本RS触发器的工作原理,1,1,0,1,0,0,全1出

4、0,有0出1,1,触发器状态不变，保持功能,触发器状态不变，保持功能,归纳：当基本RS触发器的两输入端状态相同均为1时，都 处无效状态。输出不会发生改变，继续保持原来的状态。 因此在两个输入端同时为高电平时触发器起保持功能,1,1,1,全1出0,0,0,有0出1,1)基本RS触发器的工作原理,0,0,0,1,1,有0出1,触发器的两个互非输出端 出现相同的逻辑混乱情况， 显然这是触发器正常工作条 件下不允许发生的，因此必 须加以防范,归纳：当基本RS触发器的两输入状态相同均为0时，都处 有效状态，此时互非输出无法正确选择指令而发生逻辑混 乱。我们把两输入同时为0的状态称为禁止态，电路正常工 作

5、时不允许此情况发生,有0出1,2)基本RS触发器逻辑功能的描述,触发器的逻辑功能通常可用特征方程、状态图、真值表 和波形图进行描述,特征方程,约束条件,由于基本RS触发器不允许输入同时为低电平，所以加一 约束条件,状态图,触发器的“0”态,触发器的“1”态,状态图可直观反映出触发器状态转换条件与状态转换结 果之间的关系，是时序逻辑电路分析中的重要工具之一,功能真值表,功能真值表以表格的形式反映了触发器从现态Qn向次态 Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析 中使用,时序波形图,反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图,置0,置1,置1,禁止,保持,置1,

6、置1,不定,在数字电路中，凡根据输入信号R、S情况的不 同，具有置0、置1和保持功能的电路，都称为RS 触发器。常用的集成RS触发器芯片有74LS279和 CC4044等。下图为它们的管脚排列图,基本RS触发器的 逻辑电路图符号,具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也 称同步RS触发器。钟控RS触发器的状态变化不仅取决于输 入信号的变化，还受时钟脉冲CP的控制,2. 钟控RS触发器,1)钟控RS触发器的结构组成及工作原理,门1和门2构成基本的RS触发器,直接置“0”端,直接置“1”端,门3和门4构成RS引导触发器,R,S,置“0”输入端 高电平有效,置“1”输入端 高电平有效,C

7、P,Q,CP端子称为时钟脉冲控制端。CP=0时无论RS 何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定,钟控RS触发器的工作原理,CP,当时钟脉冲CP=0时的情况,0,0,1,门3和门4因 CP=0而有0出1,1,1,1,1,0,门1有0出1,1,0,1,门2全1出0,触发器状态不变， 保持功能,钟控RS触发器的工作原理,当时钟脉冲CP=0时的情况,1,0,1,0,门3和门4仍因 CP=0而有0出1,1,1,1,1,门1 全1出0,0,1,0,门2 有0出1,触发器状态不变， 保持功能,归纳：当钟控RS触发器的时钟脉冲控制端状态为低电平“0” 时，无论两输入状态或输出现态如何

8、，触发器均保持原来 的状态不变！换句话说：在CP=0期间钟控RS触发器不能被 触发，因此状态无法改变，为保持功能,1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,CP,1,1,0,1,0,此时门3有0出1,1,1,1,0,门1 全1出0,0,1,触发器状态不变， 置1功能,1,0,1,门4 全1出0,1)当输入R=0，S=1时,门2 有0出1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,CP,1,0,1,0,1,此时门3有0出1,1,1,1,0,门1 全1出0,0,1,门2 有0出1,触发器状态由0翻转为1，置1功能,归纳：当时钟脉冲控制端状态为高电平“1”时，电路被触 发，输

9、出次态随着两输入状态及输出现态发生改变。此时 只要输入R=0、S=1，无论输出现态如何，钟控RS触发器 均为置1功能。为此把S称为置1端，高电平有效,1,0,1,门4 全1出0,1)当输入R=0，S=1时,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,CP,1,1,0,1,0,此时门4有0出1,1,1,0,1,门2 全1出0,1,0,触发器状态由1改变为0，置0功能,1,1,0,门3 全1出0,2)当输入R=1，S=0时,门1 有0出1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,归纳：当时钟脉冲控制端状态为高电平“1”时，电路被触 发，输出次态随着两输入状态及输出现态发生改变。

10、此时 只要输入R=1、S=0，无论输出现态如何，钟控RS触发器 均为置0功能。为此把R称为置0端，高电平有效,CP,1,0,1,0,1,此时门4有0出1,1,1,0,1,门2 全1出0,1,0,触发器状态不变， 仍为置0功能,1,1,0,门3 全1出0,2)当输入R=1，S=0时,门1 有0出1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,CP,1,1,0,1,0,此时门4有0出1,1,1,1,1,门2 有0出1,0,1,触发器状态不变， 保持功能,0,0,0,门3也是 有0出1,3)当输入R=0，S=0时,门1 全1出0,1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,CP,

11、1,0,1,0,1,此时门4有0出1,1,1,1,1,门2 全1出0,1,0,触发器状态不变， 保持功能,1,0,0,门3也是 有0出1,3)当输入R=0，S=0时,门1 有0出1,0,归纳：当时钟脉冲控制端状态为“1”时，电路被触发。但 是，当R和S均等于0为无效态时，则无论输出现态如何， 输出次态均不发生改变，此时称触发器为保持功能,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况,CP,1,1,0,1,0,此时门4全1出0,1,1,0,0,门2 有0出1,1,1,本该互非的两个输出端状态相同，出现了逻辑混乱，这显然在正常工作中视为禁止态,1,1,门3也是 全1出0,3)当输入R=1，S

12、=1时,门1也 有0出1,归纳：钟控RS触发器输入状态均为1时，都处有效状态， 此时互非输出无法正确选择指令而发生逻辑混乱。我们把 两输入同时为1的状态称为禁止态,2)钟控RS触发器逻辑功能的描述,特征方程,SR=0,约束条件,钟控RS触发器的两个输入端不允许同时为高电平，所以 也要加上一个约束条件,状态图,触发器的“0”态,触发器的“1”态,功能真值表,Q,在时钟脉冲CP=1期间,设Qn=0,CP=1期间 引导门打开,置1,置0,状态不变,置1,输出随输入发生多次翻转的现象称为空翻。空翻易造成,触发器的可靠性降低，甚至无法判定触发器工作状态,时序波形图,置0,状态不变,置0,保持,置1,状态

13、不变,其中,CP=0期间 引导门关闭,显然，钟控的RS触发器只有在时钟脉冲CP=1期间才能触发而使状态发生改变，因此，钟控RS触发器属于电位触发方式。钟控RS触发器的电路图符号如下图所示,采用电位触发方式的钟控RS触发器存在“空翻”问题。为 确保数字系统的可靠工作，要求触发器在一个CP脉冲期间 至多翻转一次，即不允许空翻现象的出现。为此，人们研 制出了边沿触发方式的主从型JK触发器和维持阻塞型的D 触发器等等。这些触发器由于只在时钟脉冲边沿到来时发 生翻转，从而有效地抑制了空翻现象,小圆圈表示 低电平有效,S、R两输入端无小圆圈说明 高电平有效,3. JK触发器,边沿触发的主从型JK触发器是目

14、前功能最完善、使用较灵活和通用性较强的一种触发器,1) 电路组成,图示为主从型JK触发器逻辑电路结构图。其中门1门4构成主触发器，输入通过一个非门和CP控制端相连,门5门8构成从触发器，从触 发器直接与CP控制端相连,主触发器Q端与门7的一个输入 相连，Q端和门8的一个输入端 相连，构成两条反馈线,主触发器,从触发器,2) JK触发器的工作原理,CP=1期间,1,1,1,1,1,1,1,0,1,0,0,0,1,0,主触发器因CP=0被封锁，输 出状态保持不变,从触发器由于CP=1被触发， 其输出次态Q1n+1随着JK输入端 的变化而改变,设输出现态Q=1、J=1，K=0,门8 有0出1,0,门

15、6 有0出1,1,1,门5 全1出0,0,从触发器把CP=1时的状 态记忆下来，在CP下跳 沿到来时作为输入状态送 入主触发器中,2) JK触发器的工作原理,CP下跳沿到来时,1,1,1,1,1,1,1,0,1,0,0,1,0,从触发器因CP=0被封锁，输 出状态保持不变,主触发器由于CP=1被触 发，其输出次态Qn+1随着 输入端的变化而改变,门2 有0出1,门1 全1出0,1,门3 有0出1,0,显然JK触发器在CP下跳沿 到来时输出状态发生改变， 且此状态一直保持到下一个 时钟脉冲下跳沿的到来,1,0,0,1,为什么在CP=0期间输出状态不变,2) JK触发器的工作原理,显然边沿触发的主

16、从型JK触发器有效地抑制了“空翻”现 象。在时钟脉冲CP下降沿到来时，其输出、输入端子之间 的对应关系为,J0，K0时，触发器无论现态如何，次态Qn+1Qn， 保持功能； 当J1，K0时，无论触发器现态如何，次态Qn+11， 置1功能； 当J0，K1时，无论触发器现态如何，次态Qn+10； 置0功能； 当J1，K1时，无论触发器现态如何，次态Qn+1 Qn，翻转功能。 结论：JK不同时，输出次态总是随着J的变化而变化；JK均 为0时，输出保持不变；JK均为1时，输出发生翻转,实际应用中大多采用集成JK触发器。常用的集成芯片型 号有下降沿触发的双JK触发器74LS112、上升沿触发的双 JK触发

17、器CC4027和共用置1、清0端的74LS276四JK触发器 等。74LS112双JK触发器每片芯片包含两个具有复位、置位 端的下降沿触发的JK触发器，通常用于缓冲触发器、计数 器和移位寄存器电路中。 下图所示为其管脚排列图,3) 常用集成JK触发器,芯片型号中含有74表示 TTL集成芯片；含有CC或 CD表示CMOS集成芯片,JK触发器逻辑功能的描述,特征方程,11，10,状态图,触发器的“0”态,触发器的“1”态,01，11,00 01,00 10,JK触发器 电路图符号,此符号表示 边沿触发,加圈表示 下降沿触发,JK触发器功能真值表,置1,置0,翻转,保持,JK触发器时序波形图,归纳J

18、K触发器的特点： 边沿触发，即CP边沿到来时触发。 具有置0、置1、保持、翻转四种功能，能够有效地抑制 空翻现象。 使用方便灵活，抗干扰能力极强，工作速度很高,4. D触发器,维持阻塞型D触发器的逻辑电路图如下所示,图中门1门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平,反馈线,反馈线,维持阻塞D触发器利用电路内部反馈来实现边沿触发,0,1,1,当CP=0时，门3和门4的输出 为1，使钟控RS触发器的状态维 持不变。此时，门6的输出等于 D，门5的输出等于D,D,0,维持阻塞D触发器的工作原理,当CP上升沿到来时刻，门5、门6的输出

19、进入门3和门4,显然，维持阻塞D触发器的输出随着输入D的变化而变化，且在时钟脉冲上升沿到来时触发,1,1,1,D,1,D,D,当D=1时,全1出0； 当D=0时，有0出1,由维持阻塞D触发器的逻辑电路可知，触发器的状态在CP上升沿到来时可以维持原来输入信号D的作用结果，而输入信号的变化在此时被有效地阻塞掉了,D触发器逻辑功能的描述,特征方程,D=1,状态图,触发器的“0”态,触发器的“1”态,D=0,D=0,D=1,D触发器 电路图符号,不加圈表示 上升沿触发,维持阻塞型D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS7

20、4、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图,D触发器的功能真值表,归纳D触发器的特点： CP上升沿到来时触发，可有效地抑制空翻。 具有置0、置1两种功能，且输出跟随输入的变化。 使用方便灵活，抗干扰能力极强，工作速度很高,5. T触发器和T触发器,把JK触发器的两输入端子J和K连在一起作为一个输入端 子T时，即可构成一个T触发器。当T=1时，即J=K=1，触 发器具有翻转功能；当T=0，即J=K=0，触发器具有保持功 能。显然T触发器只具有保持和翻转两种功能,1) T触发器,让T触发器恒输入“1”时，显然只具有了一种功能翻 转，此时T触发器就变成

21、了T触发器。T触发器仅具有翻 转一种功能,2) T触发器,归纳：触发器是时序逻辑电路的基本单元。常用的有RS、 JK和D触发器等。同一种功能的触发器，可以用不同的电 路结构形式来实现；反过来，同一种电路结构形式，也可 以构成具有不同功能的各种类型触发器,写出D触发器的状态方程式、真值表和状态图,你会做吗,何谓触发器的“空翻”现象？造成“空翻”的原因是什么？“空翻”和“不定”状态有何区别？如何有效解决“空翻”问题,检验学习结果,试述各类触发器具有的逻辑功能,计数器的种类很多。按其工作方式可分为同步计数器和异步计数器；按其进位制可分为二进制计数器、十进制计数器和任意进制计数器；按其功能又可分为加法

22、计数器、减法计数器和加/减可逆计数器等,计数器是时序逻辑电路的具体应用，用来累计并寄存输入脉冲个数，计数器的基本组成单元是各类触发器,计数器中的“数”是用触发器的状态组合来表示的，在计 数脉冲作用下使一组触发器的状态逐个转换成不同的状态 组合来表示数的增加或减少，即可达到计数的目的。计数 器在运行时，所经历的状态是周期性的，总是在有限个状 态中循环，通常将一次循环所包含的状态总数称为计数器 的“模,10.2 计数器,当时序逻辑电路的触发器位数为n，电路状态按二进制数 的自然态序循环，经历2n个独立状态时，称此电路为二进 制计数器,1. 二进制计数器,CP,结构原理：三个JK触发器可构成一个“模

23、8”二进制计数器。 触发器F0用时钟脉冲CP触发，F1用Q0触发，F2用Q1触发； 三位JK触发器均接成T触发器让输入端恒为高电平1； 计数器计数状态下清零端应悬空为“1,1,图示模8计数器是由3个T触发器构成的。下面我们对此 计数器所构成的时序逻辑电路进行分析,分析电路类型,时序逻辑电路中如果除CP时钟脉冲外，无其它输入信 号，就属于莫尔型，若有其它输入信号时为米莱型；各位 触发器的时钟脉冲共用同一个CP脉冲时称同步时序逻辑电 路，若不是用同一个CP作为脉冲触发则称为异步时序逻辑 电路。显然，此计数器电路是莫尔型异步时序逻辑电路,写出电路相应方程式,对上述莫尔型电路只需写出时钟方程、驱动方程

24、和次态 方程,1) 驱动方程,2) 次态方程,3) 时钟方程,把驱动方程代入次态方程可得,计数器计数前都要清零，让三位触发器均处于“0”态时开始 计数。由所得次态方程可知，各位触发器每来一次计数脉冲 状态都要翻转一次，其工作情况可用时序波形图来描述,CP,Q0,Q1,Q2,实现了二分频,实现了四分频,实现了八分频,0,0,0,0,0,1,0,1,0,0,1,1,1,0,0,1,0,1,1,1,0,1,1,1,0,0,0,0,0,1,计数情况显然是从三位二进制数000计至111，共计8次完成一个循环，因此称为“模8”计数器,无论是时序波形图还是状态转 换真值表，都反映了该计数器是 从状态000开

25、始计数，每来一个 计数脉冲，二进制数值便加1， 输入第8个计数脉冲时计满归零。 作为整体，该电路可称为模8加 计数器 、或八进制加计数器,作状态转换真值表,异步计数器总是用低位输出推动相邻高位触发器，因此3个触发器的状态只能依次翻转，不能同步。异步计数器结构简单，但计数速度较慢,作状态转换图,表示各位触发器输出数字的排序,各位触发器输出二进制数的顺序称为有效循环体,从状态转换图中又可直观地看到计数器计数的顺序及“模” 数。由于该计数器循环体中的8个二进制数就是三位触发器 输出组合的全部，因此在计数开始前不清零就工作时，也 可以由任何一个状态进入有效循环体。我们把这种能够在 启动后自动进入有效循

26、环体的能力称为自启动能力。如果 计数器启动后状态不能自行够进入有效循环体，则称为不 具有自启动能力,时序逻辑电路的分析步骤,从上述例子可以归纳出时序逻辑电路的一般分析步骤： 确定时序逻辑电路的类型。根据电路中各位触发器是否 采用同一个时钟脉冲CP进行触发，可判断电路是同步时序 逻辑电路还是异步时序逻辑电路；根据时序逻辑电路除CP 端子外是否还有输入信号判断电路是米莱型还是莫尔型。 写出已知时序逻辑电路的各相应方程。包括驱动方程、 次态方程、输出方程(莫尔型电路不包含输出方程)。当所分 析电路属于异步时序逻辑电路时，还需写出各位触发器的 时钟方程。 绘制状态转换真值表或状态转换图。依据是第2步所

27、写出 的各种方程。 指出时序逻辑电路的功能。主要根据状态转换真值表或 状态转换图的结果,分析：图中各位触发器均为上升沿触发的D触发器。由于各位D触发器的输入D端与它们各自输出的非联在一起，所以，F0在每一个时钟脉冲上升沿到来时翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转,用D触发器构成的异步四位二进制加计数器,0,0,0,1,0,0,1,0,0,0,1,1,0,1,0,0,0,1,0,1,0,1,1,0,0,1,1,1,1,0,0,0,1,0,0,1,1,0,1,0,1,0,1,1,1,1,0,0,1,1,0,1,1,1,1,0,1,1,1,1,

28、0,0,0,0,举例,三个JK触发器都接成T触发器，连接同一个CP，且前,一级输出作为后一级输入，试分析电路功能,分析,各位触发器共用一个CP，因此是同步时序逻辑电路；该 电路除CP端子没有其他端子，因此是莫尔型时序电路，结 论：同步的莫尔型时序逻辑电路,判断该时序逻辑电路的类型,写出电路的驱动方程和次态方程,驱动方程,驱动方程代入各位触发器特征方程可得次态方程为,根据次态方程填写状态转换真值表,根据状态转换真值表画出状态转换图,由状态转换真值表可判 断出该电路是一个同步模 8的二进制加计数器,指出电路功能,日常生活中人们习惯于十进制的计数规则，当利用计数 器进行十进制计数时，就必须构成满足十

29、进制计数规则的 电路。十进制计数器是在二进制计数器的基础上得到的， 因此也称为二十进制计数器,2. 十进制计数器,用四位二进制代码可以表示一位十进制数，如最常用的8421BCD码。8421BCD码对应十进制数时只能从0000取到1001来表示十进制的09十个数码，而后面的10101111六个8421BCD代码则在对应的十进制数中不存在，称它们为无效码。因此，采用8421BCD码计数时，计至第十个时钟脉冲时，十进制计数器的输出应从“1001”跳变到“0000”，完成一次十进制数的有效码循环。我们以十进制同步加计数器为例，介绍这类逻辑电路的工作原理,图示同步十进制计数器由四位JK触发器及四个与门所

30、构 成。首先由电路结构写出各位触发器的驱动方程和次态方 程如下,驱动方程,次态方程,由次态方程可写出同步十进制计数器的状态转换真值表,由状态转换真值表可画出该计数器的状态转换图如下,有效循环体,无效码,无效码,无效码,观察状态转换图可知，该计数器如果在计数开始时处在 无效码状态，可自行进入有效循环体，具有自启动能力,所谓自启动能力：指时序逻辑电路中某计数器中的无效 状态码，若在开机时出现，不用人工或其它设备的干预， 计数器能够很快自行进入有效循环体，使无效状态码不再 出现的能力,计数器在控制、分频、测量等电路中应用非常广泛，所 以具有计数功能的集成电路种类较多。常用的集成芯片有 74LS161

31、、74LS90、74LS197、74LS160、74LS92等。我们 将以74LS161、74LS90为例，介绍集成计数器芯片电路的 功能及正确的使用方法,3. 集成制计数器及其应用,集成计数器74LS90的管脚1和14是五进制计数器的时钟脉冲输入端；管脚2和3是直接清零端；管脚 6和7是直接置1端；管脚4和13是空脚；管脚5是电源端；管脚10是“地”端；管脚12是二进制输出端；管脚8、9、11是由低位到高位排列的五进制计数器的输出端。74LS90共有14个管脚,集成计数器74LS90构成2-5-10进制计数器的方法如下,1脚CPB作为时钟脉冲输入端，QD、QC、QB作为输出端，有效状态为00

32、0、001、010、011、100，可构成一个五进制计数器,构成十进制计数器的方法有两种：14脚作为CP输入端时，输出端由高到低的排列顺序为QDQA，构成一个8421BCD码二十进制计数器；1脚作为CP输入端，输出为QAQD时可构成一个5421BCD码二十进制计数器。如下图所示,14脚CPA作为时钟脉冲输入端，12脚QA作为输出端，可构成一个一位二进制计数器,60进制计数器,集成计数器74LS90的功能扩展：1099任意计数,64进制计数器,利用两片74LS90构成个位片和十位片，采用预置数法和(上图示)反馈复位法(下图示)可构成1099任意进制计数器,74LS90集成电路芯片的功能真值表,7

33、4LS161是16脚的集成二进制同步计数器，具有以下功能,2、同步并行预置数,3、计数,4、保持,1、异步清零,其中CO为进位输出端,74161的功能表,74LS161利用清零端或置数端可构成N进制计数器。下图所示为用一片74LS161构成12进制计数器的两种方法,将状态1100 反馈到清零端 异步归零,将状态1011 预置到清零端 同步归零,上述两种方法的比较,异步归零构成十二进制计数器，从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，因此这种归零方法存在一个极短暂的过渡状态1100,同步归零构成的十

34、二进制计数器，从状态0000开始计数，计到状态1011时，再来,一个CP计数脉冲，电路立即归零。显然，这种归零方法不存在过渡状态1100,用74LS161构成256进制进制计数器,低位片由于CTT、CTP、清零端和置数端均为1而在CP脉冲到来时开始计数，计数到1111时，由CO端输出一个高电平，使高位片的CTT、CTP同时为1，这时高位片计数一次。之后低位片归零，重新从0000开始计数，而进位端CO不再有进位致使高位片的CTT、CTP为零，高位片不会计数，直到低位片又计满进位时才会重新推动高位片再计数一次，依此类推，直至计数至256，两片计数器同时归零，开始第二个循环计数,16 16 = 25

35、6,用74LS161构成60进制计数器,低位片计数至1111时推动高位片计数一次，当CP脉冲计数至第60次时，高位片计数至0011为316=48、低位片计数至1100等于12，高位片和低位片数据输出端的四个1送入与非门，与非门“全1出0”，给两芯片的清零端同时送入一个低电平，使两片计数器同时清零，重新开始第二个循环计数,用74LS161构成8421码60进制计数器,个位片计数至1010时异步归零，从0开始第二个循环计数，第二个循环计数开始时个位片的清零端由于“有0出1”而对十位片的CP端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第20次、30次、40次、50次时，均会推动十位片计数

36、一次，当第60个时钟脉冲到来时，个位片计至1010，十位片计至0110，它们将同时清零，重新第二个循环计数,用74LS161构成8421码24进制计数器,个位片计数至1010时异步归零，从0开始第二个循环计数，第二个循环计数开始时个位片的清零端由于“有0出1”而对十位片的CP端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第20次时，又会推动十位片计数一次，当第24个时钟脉冲CP到来时，个位片计至0100，十位片计至0010，这两个1同时送入与非门，使两片同时清零，重新第二个循环计数,何谓计数器的 “自启动”能力,你会做吗,如何区分同步时序逻辑电路和异步时序逻辑电路？你能判断和区分米莱

37、型电路和莫尔型电路吗,检验学习结果,试用74LS161集成计数器构成一个六十进制计数器，要求用反馈清零法实现,10.3 寄存器,数字电路中用来存放二进制数代码的电路称为寄存器,寄存器是计算机的重要部件，通常由具有存储功能的多位触发器组合起来构成。单独一位触发器可存储1个二进制代码，存放n个二进制代码的寄存器，需用n位触发器来构成,按照功能的不同，可将寄存器分为数码寄存器和移位寄 存器两大类。数码寄存器只能并行送入数据，需要时也只 能并行输出。移位寄存器中的数据可以在移位脉冲作用下 依次逐位右移或左移，数据既可以并行输入、并行输出， 也可以串行输入、串行输出，还可并行输入、串行输出， 串行输入、

38、并行输出，应用十分灵活，用途也很广,异步复位端为低电平时，寄存器清零,1. 数码寄存器,D触发器构成的四位寄存器,0,0,0,0,0,异步复位端为高电平时：无CP脉冲到来寄存器保持原态，CP上升沿到来后存入数码,1,1,0,1,1,1,1,0,1,即：无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D3D0将立即被送入进寄存器中，有,输出不变,并行输出端,2. 移位寄存器,在存数操作之前，先将各个触发器清零。当出现第1个移位脉冲CP时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最低位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出

39、现第2个移位脉冲时，待存数码的次低位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器,串行输入端,串行输出端,移位脉冲,双向移位寄存器右移移位工作过程演示,右移输入端,右移输出端,0,0,0,0,1,0,1,0,0,0,1,1,0,0,1,1,1,0,1,1,1,1,双向移位寄存器右移移位状态转换真值表,双向移位寄存器左移移位工作过程演示,左移输出端,左移输入端,0,0,0,0,1,0,1,0,0,0,1,1,0,0,1,1,1,0,1,1,1,1,双向移位寄存器左移移位状态转换真值表,常用的寄存器芯片有四位双稳锁

40、存器74LS77、CC4042和CC40194；八位双稳锁存器74LS100；六位寄存器74LS174等。其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生“空翻”。下图所示是四位双向移位寄存器CC40194的管脚引线排列图,移位寄存器不仅具有普通寄存器存储二进制代码的功能，还可以实现数据的串行与并行之间的相互转换，为数据处理提供一个合适的传输方式,CC40194双向移位寄存器内部有四个双稳触发器，共用一个时钟脉冲输入端CP，上升沿触发,CC40194(或74LS194)是典型的双向移位寄存器芯片。逻辑电路通常由4位上升沿(或下降沿)触发的触发器和4选1数据选择器的

41、输入控制电路组成,移位寄存器的工作性能,来一个低脉冲，无论电路状态如何，输出均刷新为0，异步清零功能,时钟脉冲无上升沿到来时，移位寄存器输出状态不变。静态保持功能,0,0,S1S0=00时，在CP作用下，各触发器次态等于原态。 动态保持功能,1,1,S1S0=11时，在CP作用下，并行输入数据端ABCD被送入寄存器，输出次态等于输入A B C D 并行输入功能,S1S0=01时，在移位脉冲上升沿作用下，电路完成右移移位过程。右移移位功能,S1S0=10时，在移位脉冲上升沿作用下，电 路完成左移移位过程。左移移位功能 显然，74LS194芯片功能有异步清零、 静态保持、动态保持、并行输入、左移移

42、 位和右称移位六项功能,3. 移位寄存器的应用,1) 构成环形计数器,移位寄存器的D0和Q3相连可构成工作时序为1的环形计数器,特点：N位移位寄存器可以计n个数，实现模n计数器。状态为1的输出端的序号等于计数脉冲的个数，移位寄存器构成环形计数器时通常不需要译码电路,启动信号,0,1,1,移位寄存器构成环形计数器时，正常工作过程中清零端状态始终为1,工作原理：根据起始状态设置的不同，在输入计数脉冲CP 的作用下，环形计数器的有效状态可以循环移位一个1，也 可以循环移位一个0。即当连续输入CP脉冲时，环形计数器 中各个触发器的Q端或Q端，将轮流地出现矩形脉冲,74LS194构成的四位环形计数器,四位环形计数器波形图,0,0,0,1,0,0,0,1,0,1,0,0,1,0,0,0,0,0,0,1,四位移位寄存器的循环状态一般有16个，但构成环形计 数器后只能从这些循环时序中选出一个来工作，这就是环 形计数器的工作时序，也称为正常时序或有效时序。其它 末被选中的循环时序称为异常时序或无效时序。例如上述 分析的环形计数器只循环一个“1”，因此不用经过译码就可 从各位触发器的Q端得到顺序脉冲输出,2) 用移位寄存器构成扭环形计数器,扭环形计数器有2n个有效状态，其余为无效状态，存在自行启动问题。附加适当反馈逻辑可使约翰逊计数器自行启动。具体原则就是使非工作时序中的状态向正常时序过渡,逻辑