EDA实验指导书

1、EDA 技术及应用实验实验指导书汕头大学电子工程系2006 年 9 月实验一 EDA软件的熟悉与使用一、实验目的的使用。1. 学习并熟悉 ALTERA公司CPLD/FPGA设计开发系统 MAX+PLUS II 10.22. 认识并熟悉ZY11EDA13BE型EDA技术实验开发系统。3. 了解实验系统核心芯片EP1K30QC208的性能和特点。4. 掌握采用MAX+PLUS II 10.2 进行设计项目开发的整个流程。5. 初步掌握基于 CPLD/FPGA的VDHL设计。二、硬件要求1、拨位开关。2、FPGA主芯片：EP1K30QC208。3、LED显示模块。三、实验原理下载或编程四，实验内容与

2、步骤1 根据电脑桌面“ ZY11EDA13BE 实验箱简介课件”的内容介绍，熟悉实验箱的结构 与组成。2 根据电脑桌面“ MAX+PLUS II 10.2 学习课件”的内容介绍，熟悉 CPLD/FPGA 设 计开发系统 MAX+PLUS II 10.2 的使用。3 掌握 MAX+PLUS II 10.2 的设计开发流程。4 实验 VHDL 语言设计编写 8 位全加器。5在实验箱上验证自己所设计全加器的逻辑功能。五、实验报告要求1、本实验的目的和实验内容。2、实验中用到的主要仪器设备。3、绘制出 MAX+PLUS II 10.2 进行一个设计项目的详细流程图。实验二组合逻辑电路的VHDL模型实验

3、一、实验目的：1、掌握组合逻辑和时序逻辑电路的设计方法。2、 掌握组合逻辑电路的静态测试方法。加深FPGA设计的过程，并比较原理图输入和 文本输入的优劣。3、了解通用同步计数器，异步计数器的使用方法。4、理解积分分频器的原理。二、硬件要求1、拨位开关。2、FPGA主芯片：EP1K30QC208。3、LED显示模块。三、实验原理译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。例如下面为常见的 3X 8译码器的真值表：A0 A1 A2Y0Y1Y2Y3Y4Y5Y6

4、Y70 0 0100000000 0 1010000000 1 0001000000 1 1000100001 0 0000010001 0 1000001001 1 0000000101 1 100000001实验中可根据需要，为 3X8译码器加入使能控制脚。一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。1、分频结果=来源频率X N/ (2? 1);2、频率波形不均匀。四、实验内容及步骤本实验内容是完成 38译码器和5/8分频器的设计，然后将 3X 8译码器的结果在实验 箱上实现，5/8分频器则能正确仿真、显示，实验步骤如下：1、编写3X 8译码器的VHDL弋

5、码。2、用MaxPlusll对其进行编译仿真。3、 在仿真确定无误后，选择芯片ACEX1KEP1K30QC208。4、给芯片进行管脚绑定，在此进行编译。5、 根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连 线。6、给目标板下载代码，在开关输入键值，观看实验结果。7、编写5/8分频器的VHDL代码。8、用 MaxPlusII 对其进行编译仿真。9、使用 WaveForm 进行波形仿真。五、实验报告要求1 写明实验目的和内容。2 MaxPlusII 仿真波形图。3 实验中用到的主要仪器设备。4 记录实验内容的实验观察结果。5 请学生思考：如果要设计 7/8 分频器，需要

6、如果进行改动？总结设计方法。实验三 时序逻辑电路的 VHDL 模型实验一、实验目的1、了解普通4X 4键盘扫描的原理。2、掌握组合逻辑电路和时序逻辑电路的混和设计。3、进一步加深七段码管显示过程的理解。二、硬件要求1、4X 4键盘阵列。2、FPGA主芯片。3、可变时钟源。4、七段码显示区。5、LED 显示模块。三、实验原理本实验主要完成的实验是完成 4X4键盘扫描的，然后获取其键值，并对其进行编码， 从而进行按键的识别，并将相应的按键值进行显示。键盘扫描的实现过程如下： 对于4 X 4键盘，通常连接为4行、4列，因此要识别按键， 只需要知道是哪一行和哪一列即可， 为了完成这一识别过程， 我们的

7、思想是， 首先固定输出 4 行为高电平，然后输出 4 列为低电平，在读入输出的 4 行的值，通常高电平会被低电平拉 低，如果读入的 4 行均为高电平，那么肯定没有按键按下，否则， 如果读入的 4 行有一位为 低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此， 先输出 4 列为高电平，然后在输出 4行为低电平， 再读入列值，如果其中有 哪一位为低电平，那么肯定对应的那一列有按键按下。获取到行值和列值以后，组合成一个 8 位的数据，根据实现不同的编码在对每个按键 进行匹配，找到键值后在 7段码管和LED显示。四、实验内容及步骤本实验内容是完成 4X 4

8、键盘的扫描，然后将正确的键值进行显示，实验步骤如下：1、编写键盘扫描和显示的 VHDL代码。2、用 MaxPlusII 对其进行编译仿真。3、在仿真确定无误后，选择芯片 ACEX1KEP1K30QC208。4、给芯片进行管脚绑定，在此进行编译。5、 根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连 线。6、给目标板下载代码，在 4X 4 键盘输入键值，观看实验结果。五、实验报告要求1、写明实验目的。2、总结FPGA是如何识别按键的？与单片机读取键值有何不同？3、 在深入理解了 4 X 4键盘实现的原理基础上， 试试利用VHDL在目标器件FPGA/CPLDk实 现 PS

9、/2 键盘接口。4、比较4X 4键盘与PS/2键盘接口用FPGA实现方法的异同点。实验四 有限状态机的设计0809 A/D转换实验一、实验目的1、了解ADC0809的工作原理。2、了解用扫描方式驱动七段码管显示的工作原理。3、了解时序电路 FPGA勺实现。4、学习用VHDL语言来描述时序电路的过程。二、硬件要求1、可变时钟源。2、七段码显示。3、A/D转换芯片ADC0809檢.12B1*4-227-IN 113U-l祕=425524-400 B$TKPT -ftw-*0c tEOC-722-AU25-e21QVTRIT ENABLE-CLOOS-IS-I4恤曲;一扌17-2_bLWGte-1J

10、C-)r7-4、主芯片 ACEX1KEP1K30QC208。5、三个拨动开关，进行地址选择。三、实验原理该实验是利用 FPGA控制ADC0809的时序，进行 AD转换，然后将ADC0809转换后的数据以十六进 制的数据显示出来。ADC0809是 8位8通道的逐次比较式 AD转换芯 片。该芯片管脚如右图所示。芯片引脚及其说明如下：D0- D7 （ 2 一8- 21）: 8位双先三态数据线。ADDA ADDB ADDC通道选择地址。OUTPUT ENABLE输出允许控制。Clock : ADC转换时钟。Vref +、Vref :正负参考电压。IN0 IN7 : 8个模拟信号输入通道。START A

11、D转换启动信号。EOC AD转换结束信号。ALE:通道地址锁存信号。ADC0809的工作时序如下图所示。其详细工作过程可查阅其他资料。本实验FPGA实现时必须严格遵守 ADC0809的工作时序，在编写其驱动代码时尤其要注意。ADC0809的时钟信号从FPGA获取，FPGA的时钟在500KHz至800KHz都可以选择。现具 体介绍代码编写思想：首先将要转换的 ADC0809的地址输出，然后产生 ALE信号的，在该信号的上升沿，地 址被打入 ADC0809的地址锁存器，这样就选中了对应的通道。地址产生结束后，便可产生 START信号，使ADC0809开始进行AD转换，需要注意的是，在 ADC080

12、9转换期间，输入的 模拟信号必须稳定，否则可能出现比较大的误差。在地址锁存并且启动转换后，EOC便会呈现低电平，知道 AD转换结束，所以 FPGA在EOC从低电平变成高电平之前，不能读取ADC的转换数据。在 EOC变成高电平之后，FPGA便可将OUTPUTNPUT信号拉高，这样 ADC专换 的数据就会呈现在数据线上，FPGA读入该数据后，在 8位七段码管上显示出来，这就是整个实验过程的工作流程。r-LJiiiiiiiiiiiiiii(iiiWlMfr* -厂*J|-一 w*1ML :1 -f人丿兰一 J-Y 1J -tIPWFXX5-1/ 壬未、:=f四、实验内容及步骤本实验的内容就是用 FP

13、GA模拟产生ADC0809的时序，使其正常工作，对ADC0809俞入 一个模拟量，进行 A/D转换，然后将读入后的数据进行显示，实验步骤如下：1、编写ADC0809时序的VHDL代码。2、用MaxPlusll对其进行编译仿真。3、 在时序确定无误后，选择芯片ACEX1KEP1K30QC208。4、给芯片进行管脚绑定，在此进行编译。5、 根据自己绑定的管脚，在实验箱上对ADC0809显示七段码和 FPGA之间进行正确 连线。6、 对选定的通道输入一个模拟量，给目标板下载代码，调节电位器改变输入的模拟量， 观看实验结果。五、实验报告要求1、写明实验目的。2、MaxPlusII仿真波形图。3、 对于

14、外部模拟信号 Vtest范围超出05V的情况下，应如何修改设计和显示模块？4、请学生思考：为什么引入CLK信号？用与不用 CLK信号对显示可能产生什么影响？实验五 具有音乐报点的数字钟实验一、实验目的：1、掌握多位计数器相连的设计方法。2、掌握十进制、六十进制、二十四进制计数器的设计方法。3、继续巩固多位共阴极扫描显示数码管的驱动及编码。4、了解和掌握分频电路实现的方法。5、掌握扬声器的驱动。6、使用FPGA产生不同的音乐频率。7、LED 灯的花样显示。8、掌握 CPLD 技术的层次化设计方法。二、设计要求1、具有时、分、秒计数显示功能，以24 小时循环计时。2、具有清零，调节小时、分钟功能。

15、3、 具有整点报时功能，整点报时的同时LED 灯花样显示。三、硬件要求：1、主芯片 ACEX1KEP1K30QC208 。2、8 个 LED 灯。3、扬声器。4、8 位七段扫描共阴极数码显示管。5、三个按键开关（清零，调小时，调分钟） 。四、实验原理：在同一块 CPLD 芯片 EP1K10TC100 3上集成了如下电路模块：1、 时钟计数：秒 60 进制 BCD 码计数；分 60 进制 BCD 码计数；时 24 进制 BCD 码计数； 同时整个计数器有清零，调分，调时功能。在接近整点时能提供报时信号。2、有驱动 8 位七段共阴极扫描数码管的片选驱动信号输出和七段字行译码输出。编码和扫描可参照“

16、实验四” 。3、扬声器在整点时有报时乐曲驱动信号产生。 音符的产生：音符的产生是利用计数器对输入的时钟信号进行分频，然后输出不同的频率来控制扬声器发不同的声音。 计数器必须是模可变的计数器， 也就是其初始计数值可变， 这样便可以对其进行初始化， 使其从不同的初始值开始计数， 实现对输入时钟信号的不同分 频。节拍的产生：节拍也是利用计数器来实现，如果某一个音符需要维持的时间比较长，那么就可以在此计数器从计数值A到计数值B之间都维持该音符，很显然，A和B之间的间隔越大，那么该音符维持的时间也就越长。乐谱的存储：乐谱是一个固定的组合电路，根据不同的输入值，然后输出一个固定的 值，该值就是音符产生计数

17、器的分频的初始值。适当的选择这些计数器和组合电路，便可完成不同的乐曲和不同节奏。4、LED 灯按个人要求在整点时有花样显示信号产生。五、实验内容及步骤：1、 根据电路特点，可在教师指导下用层次设计概念，将此设计任务分成若干模块，规 定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再 将各模块合起来联试。以培养学生间的合作精神，同时加深层次化设计概念。2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的 同一设计，如何熔合。3、用MaxPlusll对其进行编译仿真。4、 在仿真确定无误后，选择芯片ACEX1K EP1K30QC208。5、给芯片进行管

18、脚绑定，在此进行编译。6、 根据自己绑定的管脚，在实验箱上对扬声器接口和FPGA之间进行正确连线。7、给目标板下载代码，观看实验结果。O尸 IL KC-LKDrtOUT-fr . 0Fne 5-ETEMHIH -!Gi-HTGLK1ckdsp tsc; 口 n dC-I-KS-rE 丹K n I M -A-. . OilUfSHP-1 E: .b 1 e r *糾匸 SPEAKLAMP2.Q5ETMI Wnt 5-ETSETHOUnCl-KDlHOU T 5 & - VQFKE 5-ETH-llIIIIKt 3LI |aa|HfL町电C 4-OilOiHoutE 3：.打jIK SC T畤LX宮孚9空