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文档简介

1、洛阳理工学院实验报告系别计算机系班级学号姓名课程名称eda技术与vhdl实验日期实验名称4 位二进制加法计数器成绩实验目的：1. 熟悉 quartusii 软件2. 练习计数器模块的定制和工作原理实验条件：quartus ii集成开发环境实验内容：编写 4 位二进制加法计数器的vhdl代码并仿真，编译下载验证实验数据：1. 实验程序(1) 4 位二进制加法计数器的vhdl代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4 isport(clk:in std_logic;q:

2、out std_logic_vector(3 downto 0);end;architecture bhv of cnt4 issignal q1:std_logic_vector (3 downto 0);beginprocess(clk) beginif clkevent and clk=1 then q1=q1+1;end if;end process;q=q1;end bhv;(2) 频率计控制器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zmk437 isport (c

3、lkk : in std_logic;cnt_en,rst_cnt : out std_logic;load : out std_logic );end zmk437;architecture behav of zmk437 issignal div2clk : std_logic;beginprocess (clkk) beginif clkkevent and clkk=1 then div2clk = not div2clk;end if;end process;process (clkk,div2clk)beginif clkk=0 and div2clk=0 then rst_cnt=1; else rst_cnt =0;end if;end process;load = not div2clk;cnt_en = div2clk;end behav;2. 程序运行图：(1) 4 位二进制加法计数器(2) 频率计控制器3. 波形图：(1) 4 位二进制加法计数器(2) 频率计控制器4. 四选一多路选择器的符号图(1) 4 位二进制加法计数器(2) 频率计控制器实验总结：通过实验，让我更加深刻了解并掌握了如何使用qua

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