数字频率计设计VHDL

1、实验十八数字频率计实验目的在MagicSOPC实验箱上实现8位十进制频率计的设计。被测信号从CLOCKO （数字信号时钟源）输入，经过检测后测得的频率值用数码管18显示。实验器材1、SOPC实验箱2、计算机（装有 Quartus II 7.0软件）实验预习1、了解数字频率计设计原理各主要模块的设计方法。2、 提前预习，编写好主模块的 VHDL程序。实验原理频率即信号1s内振动次数，因此测定信号的频率必须有一个脉宽为1秒的输入信号作为计数允许的信号；1秒计数结束后，计数值锁入锁存器，并为下一测频计数周期作准备的计数器清零。数字频率计框图如图18.1所示。由控制、计数、锁存、译码显示四部分组成。工

2、作原理为：控制信号产生电路对系统时钟分频后产生0.5Hz的门控信号gate，锁存允许信号 LE,清零信号MR。当gate为高电平时，计数器对被测信号 cin进行计数；1s后gate变为低电平， 计数器停止计数；当 gate为低电平、LE上升沿这两个条件同时满足时，锁存电路将32位计数结果锁存送译码显示电路；当gate为低电平、MR上升沿这两个条件同时满足时，计数器清零，为下一次计数做准备。各信号之间的时序关系见图18.2所示。系统时钟显示码（8位）数码管选通信号GateCin*控制信号产生电路8 位）1匸 /铀君.锁存电路4进位MR （清零）十进制 计数器1十进制 计数器2图18.1数字频率计

3、框图十进制 计数器81控制信号产生电路：根据选定的输入时钟信号设定分频系数，要求输出0.5Hz门控信号gate、1Hz锁存允许信号LE和1Hz清零信号MR。这几个信号控制整个系统的工作，非常 关键，要求先锁存后清零，否则计数结果可能丢失，参考时序图18.2所示。2、 计数模块：定义十进制计数器元件，有cp （时钟输入）、MR （清零输入，上升沿有效）、 gate （门控信号）三个个输入引脚， Q0Q3、co （进位）5个输出引脚。功能定义为 gate为 高电平时在cp上升沿计数；gate为低MR为高时清零。利用元件调用的方法组成 8位十进 制计数器3、 锁存电路：设计一 32位锁存器，定义ga

4、te （门控信号）、LE （锁存允许，上升沿有效） d0d31共34个输入引脚；Q0Q31共32个输出引脚。功能定义为gate为低时在LE上升沿 锁存。图18.2各信号之间的时序关系程序模块设计十进制模块Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_ un sig ned.all;En tity coun ter10 ISPORT(clk,rst:in std_logic;bcd:out std_logic_vector(3 dow nto 0); up:out std_logic);END en tity cou nt

5、er10;Architecture bhv of cou nter10 ISsig nal bcd_r:std_logic_vector(3 dow nto 0);sig nal up_r:std_logic;BeginProcess(clk,rst)BeginIF rst=1 THENbcd_r0);up_r=0：ELSIF clkEVENT AND clk=1 THENIF bcd_r=1001 THENbcd_r0);up_r=1;ELSE bcd_r=bcd_r+1;up_r=0;END IF;END IF;END PROCESS;bcd=bcd_r;up=up_r;END bhv;信

6、号控制模块Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;ENTITY kongzhi ISPORT(rst_in,sys_clk:in std_logic;gate,lock,rst:out std_logic);END ENTITY;Architecture one of kongzhi ISsignal count:std_logic_vector(25 downto 0);BeginPROCESS(sys_clk,rst_in)BeginIF rst_in=0 THEN count0);g

7、ate=0;lock=0;rst=0;ELSIF sys_clkEVENT AND sys_clk=1 THENIF count=10110111000110110000000011THEN count=00000000000000000000000000; gate=1;lock=0;rst=0;ELSIF count=10110111000110110000000010THEN gate=0;lock=0;rst=1; count=count+1;ELSIF count=10110111000110110000000001THEN gate=0;lock=1;rst=0; count=co

8、unt+1;ELSIF count=10110111000110110000000000THEN gate=0;lock=0;rst=0; count=count+1;ELSE count=count+1; gate=1;lock=0;rst=0;END IF;END IF;END PROCESS;END one;锁存模块Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;ENTITY suocun ISPort(lock:in std_logic;data_in:in std_logic_vecto

9、r(31 downto 0); data_out:out std_logic_vector(31 downto 0);END entity suocun;Architecture one of suocun ISsignal data_out_r:std_logic_vector(31 downto 0);BeginProcess(lock)BeginIF lock=1 THENdata_out_r=data_in;END IF;END PROCESS;data_out=data_out_r;END one;数码管显示译码模块LIBRARY IEEE;USE IEEE.STD_LOGIC_11

10、64.ALL;USE IEEE.STD_LOGIC_Arith.ALL;USE IEEE.STD_LOGIC_Unsigned.ALL;ENTITY xianshi ISPORT(clk:IN STD_LOGIC;datain:IN STD_LOGIC_VECTOR(31 DOWNTO 0); dig,seg:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ENTITY;ARCHITECTURE one OF xianshi ISSIGNAL counter: std_logic_vector(2 DOWNTO 0);SIGNAL display: std_log

11、ic_vector(3 DOWNTO 0);SIGNAL seg_r: std_logic_vector(7 DOWNTO 0);SIGNAL dig_r: std_logic_vector(7 DOWNTO 0);BEGINAAA:PROCESS(clk)BEGINIF clkEVENT AND clk=1 THEN counter dig_r dig_r dig_r dig_r dig_r dig_r dig_r dig_rNULL;END CASE;END PROCESS BBB;CCC:PROCESS(counter,datain)BEGINCASE counter ISWHEN 000 = display display display display display display display displayNULL;END CASE;END PROCESS CCC;DDD:PROCESS(display)