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1、2013年电子系统设计考试试题 -考试时间21号56节-公共409一、填空题1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口 ；另一部分描述逻辑功能，即定义输入是如何影响输出的。2. 用assign描述的语句我们一般称之为 组合逻辑，并且它们是属于 并行语句，即于语句的 书写次序无关。而用always描述的语句我们一般称之为 组合逻辑或时序逻辑，并且它们是 属于串行语句，即于语句的书写有关。3. 在case语句中至少要有一条 default语句.4. 已知x=4 b1001,y=4 0110,则x的4位补码为4 b1111,而y的4位的补码为 4 b0110 .5.

2、两个进程之间是并行语句。而在Always中的语句则是顺序语句。二、简答题1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？答：这是因为在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句也是有延迟的，这是因为因果系统都有延迟，只是阻塞语句的延迟比非阻塞语句的延迟小于若干个数量级，因此可视为没有延迟。2. 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？答：在进程中，只有当敏感信号是边沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。3. 为什么在Verilog语言中，其综合只支持次数确定的循环，而

3、不支持次数不确定的循环？答：这是因为，在 Verilog语言中，它是为电路设计而设计的一门语言，它与高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只能支持次数确定的循环，即对于一个具体的芯片，其延迟只是一个定值。4. Verilog HDL语言进行电路设计方法有哪几种？答：自上而下的设计方法（Top-down）;自下而上的设计方法（Bottom-Up ）综合设计的方法。5. specparam语句和parameter语句在参数说明方面不同之处是什么？答：1.specparam语句只能在延时的格式说明块（specify）中出现，而 parameter语

4、句则不能再延时说明块内出现。2. 由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数可以是 任何数据类型的参数。3. 由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参 数则可以在模块内（该 parameter语句之后）的任何位置说明。三、选择题：1、下列标示符哪些是合法的（ B）A、$time B、_date C、8sum D、mux#2、如果线网类型变量说明后未赋值，起缺省值是（ D ） A、x B、1 C、0 D、z3、 现网中的值被解释为无符号数。在连续赋值语句中，assign addr3:0=-3;

5、addr被赋予的值 是（A）A、 4 b1101 B、 4 b0011 C、 4 bxx11 D、 4 bzz114、reg7:0 mema255:0正确的赋值是（A）A、mema5=3 d0, B、8 d0; C、1 b1; D、mema53:0=4 d15、 在 code模块中参数定义如下，请问top模块中 d1模块 delay1、delay2的值是（D） module code（x,y）;module top; paramee delay1=1,delay2=1;2 code #(1,5) d1(x1,y1); en dmoduleendmodule A、(1,1) B、(5,5) C、

6、(5,1) D、(1,5)6、 “a=4 b11001,b=4 bx1 1 0”选出正确的运算结果( B) A、a&b=0 B 、a&b=1 C、 b&a=x D 、 b&a=x7、 时间尺度定义为 timescale 10ns/100ps,选择正确答案( C)A、时间精度10ns B、时间单位100ps C、时间精度100ps D、时间精度不确定8、若 a=9,执行 $display( “ curre nt value=%0b,a=%0d ” ,a,a)正确显示为(B ) A、current value=1001,a=09B 、 current vale=1001,a=9C、 1001,9D

7、 、 current vale=00, 001001,a=99、 aways begin #5 clk=0 ； #10 clk=clk;end 产生的波形(A)A、占空比 1/3 B、clk=1 C、 clk=0 D 、周期为 1010、 在 Verilog中定义了宏名 define sum a+b+c下面宏名引用正确的是(A) A、out= sum+d; B、out=sum+d; C、out=sum+d; D、都正确11、下面哪个是可以用 verilog 语言进行描述， 而不能用 VHDL 语言进行描述的级别？ ( A )(A)开关级(B)门电路级(C)体系结构级(D)寄存器传输级12、在

8、verilog 中，下列语句哪个不是分支语句？( D )(A) if-else (B) case (C) casez (D) repeat13下列哪些 Verilog 的基本门级元件是多输出( D)(A) nand (B) nor (C) and (D) not14Verilog 连线类型的驱动强度说明被省略时，则默认的输出驱动强度为(B )(A) supply (B) strong (C) pull (D) weak15. 元件实例语句 “notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl); ”中截至延迟的典型值为 ( B ) (A) 1 (B) 2 (C

9、) 3 (D) 416. 已知 “a =1b 1; b=3b001; ”那么a,b =( C )(A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b10117. 根据调用子模块的不同抽象级别，模块的结构描述可以分为(ABC )(A)模块级(B)门级(C)开关级(D)寄存器级18. 在 verilog 语言中，a=4b1011，那么 &a= ( D )(A) 4b1011 (B) 4b1111 (C) 1b1 (D) 1b019. 在 verilog 语言中整型数据与( C )位寄存器数据在实际意义上是相同的。(A) 8 (B) 16 (C) 32 (D) 64四、程序编

10、写题1. 试用 verilog 语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路6冷纟：module MUX4xl (Z.LX), Db D：output Z;inout DaDl,D2,D3,S0,SI;and uOfTOOObarjS 1 bar), ul(Tl,Dl,SObar,S!), u2(T2,D2,S0fSlbar)t u3O3D3,S0,Sl),not u4(S0b亚SO), u5(Sl Bar,S 1);or u6(ZJ0J!J2J3);endmoduleD触发器（分别设为 U1，clk为移位时脉冲输入；2. 试用verilog语言描述：图示为一个 4位移位寄存器，是由四个 U2 , U3, U4)构成的。其中serin是这个移位寄存器的串行输入; clr为清零控制信号输入；Q1Q3则为移位寄存器的并行输出odul c 4_flopq,d.clnc1k);module d_flop(q,d.clr,clk);output q;input dxlnclk;reg q；al ways (clr) if(!clr)assign q=0; else deassign q; always (negcdgc elk) q=d;endniodulemodul