华中科技大学数字逻辑实验一组合逻辑设计

1、障申科技衣茅数字逻辑实验报告专业班级：CS1109学号：U201114430姓名：龙威指导教师：熊自立报告日期： 2013-5-25计算机科学与技术学院实验一：组合逻辑电路的设计一、实验目的：1. 掌握组合逻辑电路的功能测试。2. 验证半加器和全加器的逻辑功能3. 学会二进制的运算规律。二、实验器材：二输入四与门74LS08,二输入四异或门74LS86,电线若干。三、实验内容：内容A: 位全加/全减器的实现实验要求：一位全加/全减法器，如图所示：A B - 一位加/减法器CnCo、M电路实现：电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cn分

2、别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号 A,B和Cn分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。实验步骤：1 .根据功能写出真值表:输入输出ABCn加法（M=0）减法（M=1）SC0SC0000000000110110101011011010110010101010100110010011111112 .做出卡诺图，确定输出和激励的函数表达式:先考虑M=0的情况ab c000111100010111010XABCin000111100010111010S=A? B? CnC =(A? B)Gn?AB同理考虑M=1的情况可求出最后结果

3、为：S=A? B? CnC =(M? A? B)Cn? (M ? A)B3. 由此得到的电路图如下:ABCC4. 检查导线以及芯片是否完好无损坏,实验结果：电路连接好后，经老师检测，一位全加 测试结果：输入000, M置0,得00输入111, M置1 ,得11根据平面图和逻辑表达式连接电路。/全减法器逻辑功能正常。输入011, M置0,得01输入100, M置1,得10内容B:舍入与检测电路的设计：实验要求：用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）io时，电路的输出F仁1；

4、其他情况F仁0。当输入代码中含1的个数为奇数时，电路的输出F2=1， 其他情况F2=0。该电路的框图如下所示：一位加/减法 器F1电路实现：（1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入 8421代码，电路输入按至试验台显示灯。（2 ）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。实验步骤1.按照所给定的实验要求填写出F1, F2理论上的真值表。ABCDF2F10000000001100010100011000100100101010110010111111000111001011010dd1011dd1100dd1101dd1110dd111

5、1dd2 .根据真值表给出F1和F2的卡诺图。 AB cD000111100001d10110d01101dd1010ddab cD000111100000d10101d01101dd1001ddF2 = A? B? C? D F1 =A? BC?BD3.根据逻辑表达式画出电路的平面图:4. 检查导线和芯片是否完好无损坏，根据电路图和逻辑表达式连接电路。5. 拨动开关输入8421代码，记录输出值，并与理论值相对比。实验结果：电路连接完成后，经检测成功实现舍入与检测电路的功能。测试结果：输入0000，得00 输入0100,得10输入1000，得11 输入1001，得01实验感想由于是第一次做这种

6、实验，对芯片的内部构造不是很熟悉，导致每连一根线都要查找芯片的封装图，结果实验做得很慢。第二就是某些芯片是坏的，然后好不容易连好的电路，怎么都没有正常工作，结果又要重连，而线又有很多，很多时间就是这样浪费的。这次做实验的时候，我的实验台就是坏的，开始没有想到是实验台的原因，结果重连好多次，最后还是在别 人的实验台上做好的。还有就是感觉电路图很重要。一定要仔细检查电路图，不能有错，否 则的话再怎么样也不会成功。所以对于数字逻辑的实验，细心最重要。实验二：同步时序逻辑电路设计1、实验目的：掌握同步时序逻辑电路实验的设计方法，验证所涉及的同步时序路逻辑电路，对深对“同步”和“时序”的理解。2、实验器

7、材：双D触发器组件2片，型号为74LS74负沿双JK触发器组件2片，型号为74LS73二输入四与非门组件 2片，型号为74LS00 二输入四或非门组件 1片，型号为74LS02 二输入四异或门组件 1片，型号为74LS86六门反向器组件2片，型号为74LS043、实验内容：内容A:利用所给组件，设计一个同步模4可逆计数器，框图如图所示：Xy丫1可逆计数器C 电路实现：x为控制变量，当x=0时进行加1计数，x=1时进行减1计数；y1y2为计数状态，z为进位 或借位输出信号实验步骤1:画出该电路的状态图：2 根据状态图做出状态表XYYiv2K2J1 K1y2y1z0000d1d0100011dd1

8、100011d1d1001010d01d1101001d1d1111010dd1000111d0d1100110d11d01000011110001dd110dd3做出卡诺图，确定逻辑表达式。弋2丫1 000111100001011000J2=X Yi k2=x Yi由真值表可直接看出z二Xyy?+xYE4 根据逻辑表达式画出电路的平面图Z实验结果:经检测成功实现可逆计数器的功能。测试结果：X:0 0 0 0 1 1 1 1Z:0 0 0 1 1 0 0 0内容B：实验原理：利用所给组件按照 Mealy型和Moore型同步时序逻辑电路的设计方法设计一个“1001序列检测器，其框图下所示电路实现

9、：该电路的逻辑功能是，在输入端X上串行输入随即二进制代码，输入信号为电平信号。每 当输入的代码中出现“1001 ”序列时，在输出端Z产生一个高电平，即Z=1,其他情况下z=o。典型输出、输入序列如下：X： 0100101011001001乙 0000100000001001实验步骤：1:画出状态图3:状态编码:现态次态/输出X=0X=1AA/0B/0BC/0B/0CD/0B/0DC/0B/12:做出状态表:010AD1BC4 :次态真值表现态Y2Yi次态/输出X=0X=10000/001/00111/001/01110/001/01000/001/1Y2Y1000111100011010000

10、冥0001111000100111115:在使用D触发器的前提下确定出激励的取值XY?Y1y2 y1D2D1Z00000000001111100111010001000000100010101010101011101010110010114做出卡诺图求取触发器的逻辑表达式。D2=x?Yi D 仁 x+Y 2Y i=x Y2Y1同时由真值表得：Z=xY2Yi5根据逻辑表达式画出电路的平面图18trCID2y.CIDl6. 根据逻辑电路图利用现有导线和试验台连接电路7. 确定输入开关和输出的指示灯，接通电源。8. 将输出结果与状态真值表进行对比实验结果 :经检测成功实现了序列检测器的功能。测试结果：X：0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1Z：0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1实验感想比起组合逻辑电路，同步时序电路略复杂，因为做电路图的时候，要考虑各 种触发器的激励，要画状态图，要做状态编码。在连好电路图后，还要测试，开 始自己测试的时候， 由于不是很了解同步时序电路的测试过程， 结果探索了很久 才搞懂，测试时按一次脉冲，再做输入。本次实验，感觉过程有点复杂，要做的 东西很多。所以说细心是必须的，假如在写某一次些激励的时候出了一点小错， 可能导致整个电路不正常工作。