级计算机组成原理本科期末试题A带答案(史岚)

1、东北大院学2004 2005学年第试卷（A卷答案）1学期课程名称：计算机组成原理总分二三四五六七（10分）填空题（答案请勿直接写在每小题的括号里，请答在本题下面空白处。每空 1分）RiPC!1rIRi1rPC*1IR 1二、（10分）判断题（在每小题后的括号内答“对”或“错”。每小题1 分）冯诺依曼机体系结构的主要思想是（）概念。存储程序（并顺序执行）为表示无符号数值0128需要（）个二进制位3.设寄存器位数为8位，机器数采用补码形式（含 进制数27,寄存器内容为（）H。E54.三级存储系统是指（）这三级Cache （高缓）-主存-辅存（外存）1.2.3.1位符号位）。对应于十7.8. 9.1

2、0.浮点数用规格化形式表示是为了扩大数值的表示范围。（错）多体交叉存储器主要解决的问题是扩充主存储器的容量。（错）EEPROM是允许用电擦除后重写的只读存储器。（对）在取指令操作完成后，程序计数器 PC中存放的是下一条顺序执行的 指令的地址。（对）控制存储器用来存放微程序和数据。（错）中断系统是由软硬件结合实现的。（ 对）Cache与主存统一编址，即主存空间的某一部分属于Cache。（错）取指令操作不受指令的操作码控制。（对）双端口存储器之所以能高速读写，是因为采用了流水技术。（错）因为DRAM是破坏性读出，必须不断地刷新。（错）5. 建立高速缓冲存储器的理论依据是（）程序运行的局部性原理6.

3、 硬布线控制器设计的基本思想是：某一微操作控制信号是指令译码输出、（）信号、状态条件（反馈）信号的函数。时序7. 寄存器IR的作用是（）。存放当前执行的指令8. 在微程序控制器中，时序信号常采用（）的二级体制。节拍（电位）-脉冲9. 为实现中断，保护断点和现场一般使用（）堆栈PC及其PSW内容）10. 中断向量是指（）。中断服务程序的入口地址（中断服务程序的三、（20分）简要回答下列问题1.（ 5分）什么是“中断响应”？中断周期完成的主 要操作有哪些？答：处理器从发现中断请求、终止现运行程序到 调出中断服务程序的过程称为中断响应。中断周期完成的主要操作：关中断，保护断点（PC和PSWR的内容入

4、栈）和找到中断源（装入新的PC和PSWR ）。3.（ 5分）指令和数据都在内存中，计算机如何区分某次访问内 存取出的是指令还是数据？答：主要由时序信号来区分一一取指令机器周期取出来的是指令，而执行周期（其他机器周期）访存取出来的是数据进一步说，取出来的内容若送往控制器，则为指令；若送往 执行部件则为数据。2.（ 5分）比较SRAM芯片与DRAM芯片的主要异 同点。答：DRAM 芯片与SRAM芯片相同之处一一都有存 储体、地址译码驱动系统、I/O和读写控制电路几个 部分作为芯片构成；DRAM 芯片与SRAM芯片不同之处（1增加了刷新控制电路（2）地址引脚复用一一减少引线：由RAS*和CAS*分时

5、选择地址并锁存到芯片中；（3）般没有CS*信号；代之以RAS*和CAS* ;（4）在 X1 （例：16K XI、256KX1 等）的 DRAM 芯片中，数据线D常分为两个引脚：Din和Dout。4.（ 5分）在微程序控制器中微程序计数器（ 疔C）可以用有计数 功能（加1）的微地址寄存器（吩R）来代替。试问，程序计数器（PC是否可以用有计数功能（加 1）的存储器地址寄存器（MAR 来代替？为什么？答：不可以。原因是：MAR除了存放指令地址外还用来存放数据地址；而微程序控制器中的mPC或 SR只是用来存放微指令的地址。四、（12分）一个组相联Cache由64个存储块组成，主 存由8192个存储块组

6、成；每组包含4个块，每块由32个 字组成，存储器按字编址。要求：（1）求主存地址有多少位？ Cache地址有多少位？其地址 映射是几路组相联？（2）计算主存地址格式中，区号、组号、组内块号和块内地址字段的位数各是多少。解答：（1）主存地址为18位，Cache地址为11位，其地址映射 为4路组相联。（2）区号组号组内块号块内地址7位4位 2位 5位解答：（2） 图略（不唯一）五、（15分）某CPU提供16条地址线（A15Ao）、8条数据线（D7 Do）及R/ 控制信号（高电平为读，低电平为写）。目前要为该机配8KB主存，其中 4KB为ROM，占据最低地址区，采用 2KX8位的 EPROM芯片构成

7、；另外 4KB为RAM，采用4KX2位的SRAM 芯片构 成，占据以4000H为起始地址的连续区域。问：（1）需要已知的 EPROM芯片和SRAM芯片各多少片？写出各芯片的二 进制地址范围；（2）画出包括片选逻辑在内的 CPU与存储器之间的连接图（译码器、门 电路自定）。解答：（1） 需要已知的EPROM为2片，SRAM为4片；各芯片的二进制地址 范围如下所示：A15 A14 A13 A12 A11 A10 A9 A8 A A A5 A4 A A2 A1 Ao第 1 片 EPROM 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0IIIIIIIIIIIIIII0 0 0 0 0

8、1 1 1 1 1 1 1 1 1 1 1第 2 片 EPROM 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0IIIIIIIIIIIIIII0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1第1片第4片SRAM （并联）的地址范围0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 01111111111110 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1六、(15分)已知某机有四级中断 A、B、C、D，其中断响应优先级由高到低依次为 L4CD 。现在为了调整各级中断的处理次序， 用软件修改各级中断的屏蔽字如左下表所示，其中“ 1表示中断屏蔽，

9、“ 0”示中断开放。冋：(1) 按此表改变后的中断处理次序是怎样的？(2) 当CPU运行用户程序的某时刻t (见右下图中的标示)，A、B、C、D四级中断请求同时出现，请在右下图中画出 CPU运行程序的 轨迹。各级中断处理程序及用户程序的屏蔽字CPU运行屏蔽字中断处理程序A B C D1 1 1 10 1 0 10- 0 0 0A级中断处理程序B级中断处理程序C级中断处理程序D级中断处理程序 用户程序A级中断处理程序B级中断处理程序C级中断处理程序D级中断处理程序解答：(1) 改变后的中断处理次序是C-A - D乎用户程序(2) 见右图。时间TA、B、C、D四级中断请求同时出现时刻t七、（18分

10、）双总线结构的模型计算机数据通路如下图所示。其中的 ALU具有算 术加运算和算术减运算的功能，算术加是对其输入端寄存器X和丫中的内容进行二进制加法即（X）+（ 丫）；算术减则是完成（X）+ （- 丫）,（- 丫）代表 （丫）的反码。上述加、减运算由 ALU上的控制信号+、-控制。图中的连线上标 有控制信号的，用下标i表示输入控制信号，o表示输出控制信号；线上无标示的 为直通信号，不受控制。控制信号 G控制A总线与B总线之间的门是否打开。现用水平型字段直接译码结合下址字段法设计该机微指令格式，假定设计好 的全部微程序流程中，需要分支转移的地方共有6个，控存容量为256字，并设微程序可以在控存的全

11、部空间内转移。要求设计完成的微指令长度不超过25位。（1）请设计出该机微指令的格式。（2）假设指令SUB R1，R3【指令功能：（R1） - （R3）-R1）】的取指 令工作已经完成，指令码已取到IR中，且操作数a和b （补码形式） 也已经在R1和R3中；问：按（1）中设计的微指令格式实现adb并将 结果补码送到R1需要几条微指令？写出实现该操作的微程序代码，忽 略顺序控制字段。解答：（1）设计微指令格式如下：A总线一寄存器寄存器-B总线ALU运算M ALU+1 PC+1 G打开P字段下址字段4 位:3位2位 2位1位1位1位3位 8位0000：无000:无00:无00:无0:不+10:不+1 0: G不打开0001：R0i001：R0o01: +01:读1:+11: +11: G 打开0010：R1i010：R1o10:10: 写0011：R2i011：R2o0100：R3i100：R3o0101：MDRi101:MDRo0110:PCi110:PCo0111：IRi111：IRo1000: Xi1001： Yi1010： MARi（2）实现a-b并将结果补码送R1需要3条微指令 实现该操作的微程序代码