EEDA课程设计报告模版

1、北 华 航 天 工 业 学 院课程设计报告（论文）设计课题： 数字频率计的设计 专业班级： B09211 学生姓名： 指导教师： 胡辉 设计时间： 2015.6.7 北华航天工业学院电子工程系 EDA技术与实践 课程设计任务书姓 名：专 业：应用电子技术班 级：1221指导教师：胡辉职 称：教授课程设计题目：数字频率计的设计总体设计要求：通过本课程的学习使学生掌握可编程器件、EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面知识；提高工程实践能力；学会应用EDA技术解决一些简单的电子设计问题。技术要点：设计一个能测量方波（3-5V）信号频率的数字频率计，测量结果用4位LED显示器

2、显示。测量频率范围（量程）可分为3档。 （1）0HZ 9999HZ （2）10KHZ 99.99KHZ （3）100KHZ 999.9KHZ要求设置3个量程的的状态显示（3个发光二极管），并且具有超量程提示报警功能。所需仪器设备：EDA实验箱一台PC机一台数字频率计一台成果验收形式：1与设计内容对应的软件程序2课程设计报告书3成果使用说明书4设计工作量要求参考文献：1 EDA技术与实验 李国洪胡辉 机械工业出版2 EDA原理及VHDL实现 何斌 清华大学出版社时间安排周一：总体方案设计周二：设计软件流程及编程周三：编程周四：软硬件联机调试周五：验收实验指导教师：胡辉 教研室主任： 2015年6

3、月20日内 容 摘 要本文主要介绍了以ALTERA公司的FPGA芯片EPL10K10L84为核心的智能数字频率计的工作原理及其设计。随着EDA技术的飞速发展，电子系统设计技术和工具发生了深刻的变化，大规模可编程逻辑器件FPGA的出现，给设计人员带来了诸多的方便。VHDL（即超高速集成电路硬件描述语言）是随着可编程逻辑器件（PLD）发展起来的一种硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，是电子设计自动化（EDA）的关键技术之一，本设计采用当前最普遍使用的QuartusII软件进行编译。数字频率计是一种基本的测量仪器，它被广泛用于航天、电子、测控等领域，它是计算机、通讯设备、音频

4、视频等科研生产领域不可缺少的测量仪器。本设计直接使用数码管显示被测信号频率，采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。通常情况下，频率的测量方法是，在闸门时间为1秒的时间内，计算每秒内待测信号的脉冲个数。闸门时间越长，得到的频率值就越准确，闸门时间越短，测的频率值刷新就越快，测得的频率精度也会受影响。数字频率计是用数字显示被测信号频率

5、的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。索引关键词： EDA QuartusII VHDL 数字频率计 闸门电压目录1 概述31.1数字频率计的基本原理31.2频率计实现32 方案设计与论证32.1 频率计测量频率的原理32.2 分频器32.3 计数器32.4数字显示方案论证33 单元电路设计与参数计算33.1 输入计数模块33.2 分频模块33.3档位显示模块33.4锁存模块33.5显示驱动模块34 总原理图35 安装与调试36 性能

6、测试与分析37 结论38 心得体会39 参考文献3111 概述1.1 数字频率计的基本原理 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的

7、计件等等。因此，数字频率计是一种应用很广泛的仪器电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。 集成电路的类型很多，从大的方面可以分为模拟电路和数字集成电路2大类。数字集成电路广泛用于计算机、控制与测量系统，以及其它电子设备中。一般说来，数字系统中运行的电信号，其大小往往并不改变，但在实践分布上却有着严格的要求，这是数字电路的一个特点。数字集成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领域VHDL（Very High Speed Integrated Circu

8、it Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描

9、述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路的设计。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。1.2频率计实现频率计的结构包括一个测频率控制信号发生器、一个计数器和一个锁存器（1）测频率控制信号发生器设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控

10、制时钟信号clk取为1Hz，2分频后即可查声一个脉宽为1秒的时钟test-en，一此作为计数闸门信号。当test-en为高电平时，允许计数；当test-en由高电平变为低电平（下降沿到来）时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test-en上升沿到哦来之前产生零信号clear，将计数器清零，为下次计数作准备。（2）计数器计数器以待测信号作为时钟,清零信号clear到来时,异步清零;test-en为高电平时开始计数。计数是以十进制数显示,本文设计了一个简单的10kHz以内信号的频率机计，如果需要测试较高的频率信号，则将dout的输出位数增加，当然锁存器的位数也要增加 。

11、（3）锁存器当test-en下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器 译码并在数码管显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。2 方案设计与论证2.1 频率计测量频率的原理（1）直接测频法原理：在一个单位时间t里计数被测信号的上升沿/下降沿的个数N。如t=1s，则被测信号频率为N Hz。优点：过程简单，计算量少，计数的结果就是被测信号的频率缺点：单位时间t的精确影响测量误差；计数个数存在1的误差，其对低频影响较大，对高频影响较小。适用：存在正负1误差，适合于高频（2）周期测频法原理：测量被测信号连续两个上升沿

12、/下降沿之间的时间间隔t，再求t的倒数，或在被测信号的一个周期里，计数标准信号的个数N，N*t(t为标准信号周期)即为被测信号的周期，1/N*t即为频率。优点：测量时间快，最短只需被测信号的一个周期缺点：需要求倒数/除法运算，存在误差；计数时间间隔存在1的误差；这些误差对低频影响小，对高频影响大；当被测信号频率大于标准信号时，这种方法几乎不可以用适用：适用于低频，当被测信号大于标准信号时，不适用。（3）等精度测频法原理：对时间闸门信号用被测信号进行同步，达到减少正负1的误差。对低频信号尤其有效。计算： 标准时钟计数结果为Nt，频率为Fs，单位为Hz，则被测频率Ft = Fs*(Nt/Ns)优点

13、：在低频阶段比直接测频法有所改进，在测量频率比标准频率高时，精度不会提高。本设计采用直接测频法，因为其具有普遍性，达到本设计精度要求，方法简单易行。2.2 分频器分频器，将输入信号的频率分成小的，所需的频率以满足实验要求，其原理为计数器，每来个时钟脉冲，计数器加一，计数达到所需的时间周期后（对应所需频率），输出高/低电平，实现分频功能。本设计用分频器来实现所需闸门时间1s，用以下一步的脉冲计数使用。2.3 计数器计数器用以计算闸门时间内被测信号的脉冲个数，即被测信号的频率，本设计闸门时间为1S，那么在一秒内计了多少个数，那么就是被测信号就是多少HZ。2.4数字显示方案论证本设计采用5位7段数码

14、管显示，原理简单，控制容易，代码易编写，方案为：数码管低四位显示频率计的有效数字，第5位显示乘数，如所测频率为100000HZ，则显示2 10000，如所测频率为100000，则显示1 10000。3 单元电路设计与参数计算3.1 输入计数模块 图1为图1代码如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std

15、_logic_vector(3 downto 0); end corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5:std_logic_vector(3 downto 0); variable x:std_logic; begin if sigevent and sig=1then if door=1then if c01001then c0:=c0+1; else c0:=0000; if c11001then c1:=c1+1; else c1:=0000; i

16、f c21001then c2:=c2+1; else c2:=0000; if c31001then c3:=c3+1; else c3:=0000; if c41001then c4:=c4+1; else c4:=0000; if c51001then c5:=c5+1; else c5:=0000; alm=1; end if; end if; end if; end if; end if; end if; else if clr=0then alm=0; end if; c5:=0000; c4:=0000; c3:=0000; c2:=0000; c1:=0000; c0:=000

17、0; end if; if c5/=0000then q3=c5; q2=c4; q1=c3; q0=c2; dang=0010; elsif c4/=0000then q3=c4; q2=c3; q1=c2; q0=c1; dang=0001; elsif c3/=0000then q3=c3; q2=c2; q1=c1; q0=c0; dang=0000; elsif c2/=0000then q3=0000;q2=c2;q1=c1;q0=c0;dang=0000;elsif c1/=0000then q3=0000;q2=0000;q1=c1;q0=c0;dang=0000;elsif

18、c0/=0000then q3=0000;q2=0000;q1=0000;q0=c0;dang=0000;end if; end if;end process; end corn_arc;3.2 分频模块图2为图2代码如下：library ieee; use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; 3.3档位显示模块3.4锁存模块3.5显示驱动模块4 总原理图 5 安装与调试将试验箱中所用到的模块用导线连接起来，确定各级连线正确，保证连线稳定，将调试好的程序

19、下载到芯片里，通过信号发生模块给系统发送不同频率的方波，检查其显示是否正确，如果显示不正确，那么重新调试系统。6 性能测试与分析使用SG1646多功能函数信号发生器/频率计进行校正，使用其提供的一定频率的信号，将仪器上显示的发生的信号的频率与测量后得到的频率相比较，误差约为1%。7 结论通过硬件验证，频率计工作正常，能够达到设计要求，可以准确测量量程内的频率参数，准确的显示量程，超过量程即报警，演示结束并通过了老师的验收，本系统合格。8 心得体会 通过本次课设，我不仅巩固了课本所学知识，而且学到了许多课外的知识，锻炼了我的实践综合能力，即让我懂得了怎样把理论应用于实际，又让们明白了如何解决在实践中遇到的问题。从整体方案的设计到各个模