ic后端面试题

1、4 .What are several factors to improve propagati on delay of sta ndard cell?哪些因素可以影响标准单元的延迟？答 1） PVT P : Process V : V oltage T : Temperature2）in put tran siti on , output load3）Vthin put tran siti on（输入转换时间）output load（输出负载）delay=f （ Ttransition ， Cout）所以fan out越大的地方，延时会越大，因为要给更多的电容充电3 How to fix x

2、-talk violatio n ？如何解决线间干扰？难度：4 （关于难度的定义，在第一题里面）（应该至少有 5大类解决办法，wire spaci ng, shieldi ng, cha nge layer之类的只算其中1类）答 暂时把上面几位的答案总结为以下3条1）upsize victim net driver, downsize aggressor net driver2）in crease wire space, shieldi ng, cha nge layer， cha nge wire width3）insert butter in victim net能答出以上3条的，在工作中

3、已经基本够用，但是还有两个不常用到的，是AMD的一个大牛告诉我的。4）把与victim net相连的输入端改成 Hi-Vth的单元5）改变信号的timing window。这个不易做到，但是也是解决方法1. Why power stripes routed in the top metal layers?为什么电源走线选用最上面的金属层？难度：1答1.高层更适合global routing.低层使用率比较高，用来做 power的话会占用一些有用的资 源，比如std cell通常是 m1 Pin 。2. EM能力不一样，一般顶层是低层的23倍。更适合电源布线。3. 般ip占用的层次都靠近下几层，

4、如果上层没有被禁止 routing的话，top layer可以穿越,低层是不可能的，并且高层对下层的noise影响也小很多。6.Duri ng the syn thesis, what type of wire load model are ofte n used?做RTL综合时，经常使用的 wire load model有哪几种？答就是你说的“NLDM, CCS,和ECSM，还有一个现在基本不用了的-LDM回来讲 wire load model，在综合时，除了用 ZWLM，或者不同 K值的wire load model以外， 还有一个基于物理位置（距离）的 wire load model，在

5、Cade nee的RC中叫PLE， Syn opsys 叫 DC Ultra Topographical7 How delays are characterized us ing WLM （Wire Load Model）?使用一般的 WLM （不是zero WLM，也不是按照物理位置算的DCT），DC是如何计算delay的？难度：2答DC在计算延时的时候，主要根据输出的tansition和net的RC值来计算。output tan siti on是由驱动 cell的in put tan sitio n和load通过查表得到的而net的rc就要根据所选取的 wrie load model来计算

6、，计算时和输出的 fan out决定 以 smic13 的 smic13_wl10 为例wire_load(smic13_wl10) resista nee: 8.5e-8;capacita nee: 1.5e-4;area: 0.7;slope: 66.667;fano ut_le ngth(1,66.667);根据fanout值，由fan out(1,66.667)可以得出互连线长度为66.667,然后根据resista nee和capacitanee计算出互连线电容为1.5e-4*66.667，互连线电阻为 8.5e-8*66.667，当然如果扇出值表中没有，就会用到slope，例如扇出

7、为3时，此时估算的互连线长度为1*66.667+ ( 3-1)*slope，再计算出 RC值，然后DC由此计算net的延时。8 There are source clock clka (create_clock), and gen erated clock clkb by clka.In pre-CTS n etlist, there is n etwork late ncy in clka, how this late ncy propagates to clkb?In post-CTS n etlist, What you n eed to do for this n etwork lat

8、e ncy?假设有两个时钟，原始为 clka，生成的时钟为clkb，在没有时钟树的网表中，clka的network latency会自动传递到 clkb上吗？ clkb的latency如何描述？在生成时钟树的网表中，如何处理network latency? clkb的latency又如何描述？答clka network latency会传递到 clkb上，定义 clkb的latency,并声明其为 clka的子clock1) latency会自动传到 clkb上2) 去掉 clock network latency，让工具自己算9 There are source clock clka (cr

9、eate_clock), and gen erated clock clkb by clka. how do you specify them in CTS spec file? Assume there is real timing path between clka and clkb.clkb是clka的生成时钟，在 CTS的spec文件中如何定义这两个时钟？假设 clka和clkb之 间的FF有时序收敛的要求。难度： 3答 在CTS的spec文件中定义 clka是root ,clkb为through pin，再加上那些应该有的skew，transition ， insertion del

10、ay 等就好了，其它的事CTS会给你做5 What would you do in order to not use certa in cells from the library?如何禁止使用库里面的某些单元？答禁用就用set_dont_use禁止修改就用 set_dont_touch1 Why do you use alternate routing approach HVH/VHV(Horizontal-Vertical-Horizontal/Vertical-Horizo ntal-Vertical)?为什么要使用横竖交替的走线方式？(感觉这个问题比较弱智，但是号称是in tel的面试

11、问题，晕！我憧憬和向往的圣地啊！)难度：1答这样是为了节省布线资源11 What are various tech niq ues to resolve routi ng con gestio n? 请详细解释解决走线阻塞的问题难度：4提示：1） routing congestion发生在后端，前端一般不太考虑这个问题，需要后端自己去想办法解 决，但是解决的办法不只在后端，也有一些方法需要前端的配合2） 阻塞有多种情形，要分别讨论，没有一个统一的解决办法。能够把大部分的阻塞情况列 举出来，就已经够 4级的水平啦答1）阻塞在 RAM （ macro）之间：可能 RAM之间的距离没有计算正确，可以

12、加大RAM之间的间距；扭转 RAM的方向，使得 RAM的10 pin朝向更容易走线的那边；如果是多个 RAM共用地址或者数据线，尽量把RAM的地址数据pin对齐2） 阻塞出现在 RAM和帮助单元交界的地方： 在RAM周围加一条halo（keepout）;把RAM 放在四周，尽量把中间留下的空间变成方形；加一些由小的placement blockage组成的矩阵3） 阻塞出现在标准单元的某一块：也可以加一些由小的placement blockage组成的矩阵；module/instanee padding ;利用 placement guide 将减少那块地方的标准单元个数；scan chain

13、reordering 也会改善一些阻塞；定义 density 上限；使用 congestion driven 的 placement, 并且 要求place之后做congestion优化；在综合是禁止使用那些pin太多太密集的标准单元（多半是那些复杂的组合逻辑单元）；请前端使用RAM代替触发器矩阵；请前端修改算法12 How do you get better skew/i nsertion delays in CTS （Clock Tree Syn thesis）?如何得到更好的时钟树 skew和insertion delay难度：4答clock mesh是一种方法。如果是用普通的 CTS的

14、方法，可以从下面几个方面着手。不太可能一次就把 CTS做得很好，要反复调试各种参数，达到最佳效果。1）合理的clock root和through pin。这个看似 CTS会从SDC自动抓出来，但是并不一定是 最好的，特别是多个 clock相互有重叠的leaf pin时，要特别注意2） 不要用太大或者太小的clock buf/i nv3） 选用RC最小的金属层。如果上面 RC最小的金属层已经被占用，比如RC最小的top，top-1已经不够clock net时，而top-2到layer2都是一样的RC时，可以选用layer3/4。为什 么不用更高层哪？因为这样既照顾了layer2/1的pin，有不

15、用太多的via到更高层4）如果用 double width clock wire，可以适当增大 clock buf/inv 的 size5） 合理的 max fan out。有时 clock buf/inv 的 fan out 可以超过 max_fa nout 的限制6）不要把skew设得太小7）minnsertion_delay = Ons8）合理的transition time,不要太小9）使用 postCTS 的 CTS opt10） 做clock tree时，就直接把 clock net走线完成10 assume in pre-CTS SDC, clock uncertainty fo

16、r setup contains pll jitter + clock tree skew. How do you set clock un certa inty for hold, and how to modify it to post-CTS sdc?假设在 pre-CTS 的时序约束中，setup 的 clock uncertainty 是由 PLL jitter 和 clock tree skew 两 部分组成，那么1） pre-CTS 的时序约束中，hold 的 clock uncertainty 是什么？2） post-CTS的时序约束中，setup和hold的clock unc

17、ertainty要做什么样的修改？难度： 2 答 1） hold un certa inly =clock tree skew2） post-CTS后，对于hold time分析，因为时钟树传播延迟确定了，所以lanch和capture的clock之间不存在uncertainly 了吧14 what is pros and cons of using buffer and in vters in CTS?CTS中使用buffer和inverter的优缺点是什么？难度： 3答使用BUF:优点：逻辑简单，便于post-CTS对时钟树的修改缺点：面积大，功耗大， insertion delay大使用

18、INV :优点：面积小，功耗小，insertion delay小，对时钟duty cycle有利缺点：不易做时钟树的修改13 If giving total standard cell gate count, all memory macro list including memory type, bit width and depth, all other macro with real size, and IO type and total number. How do you estimate the die size?如果告诉你标准单元的门数，所有内存的类型和逻辑大小，其他IP的实际大

19、小，以及IO cell的种类和数量，你 如何估算整个芯片的面积？难度：3答 那就与我补充的一样了，门数知道，面积可以确定了，考虑到你的std uitl，hard ip也只知道大小了， sum 一下，加上你认可的（经验参数）p/g/special route面积，大体确定了。如果是io neck的话，io min-space排起来就是你的最小面积了，但此时无法保证package可以过。15If giv ing two physical dies as below, and ask you select one of them. How do youpick it up? expla in the

20、 reas on please.（1） width = 2 x height（2） height = 2 x width如果从下面的两个芯片中选一个给你做后端设计，你选哪个？请说明选择的理由？（1）宽=2倍的长（2） 长=2倍的宽难度：2答金属层现在大多采用metal1 H，metal2 V，要么是偶数，要么是奇数。如果为偶数：power 一般为两层（最高的两层），再除去 metal1，那么剩下肯定是偶数层比奇数层的多一 层。如果是奇数：那么剩下的奇数层和偶数层一样多。这样的话怎么选呢？还有我觉得现在的STD都为等高不等宽，所以我觉得选择宽一点的，有利于时序优化时选择驱动强度大的器件（因为一般

21、驱动强度大的器件比驱动小的器件都要宽，避免宽度不够）不知道存不存在这种解释？以前跑过一个小例子，就一个与门和触发器，然后CTS选择clock_buf时，就出了范围，所以加大了宽度。16 if the design is 10 limited, how to reduce the die size?因为IO太多而导致芯片面积过大，有什么方法减小面积？难度： 2答1)stagger IO，2重io可以算一个方法2) IO可以不全放到四边，只要封装没问题就行啦-flip chip算第二个方法3) 还有一个最简单，容易被忽略的方法17F1L-ACLKC1 C2L2C4 C5F2Del0 (ns)I.：

22、CM於Mr - f2f3/4时1刖0.5Il:fl.7Sorup0.302300.202ITMQ 1下载(42.72 KB)答 F2 输入端 D 的 setup slack 是(8+0.5-0.3)-(0.7+7.0)=0.5F4 输入端 D 的 hold slack 是(0.2+0.2)-(0.2+0.2+0.1)=-0.118 如如上图 using the same logic as question #17, considering OCV on clock path only, which clock buffer will be used for OCV derating calcu

23、lation and which clock buffer will not (a.k.a. CPPR)?如果考虑clock path的OCV,在第17题的电路里面，哪几个时钟BUF要被用来计算 OCV的 derati ng，哪几个不用(又叫CPPR) ?暂不考虑 X-talk产生的in creme ntal delay难度2答C1 C2不用算入 derating(应该是也计算过，但是会通过 CRPR弥补),C3,C4,C5要计算 derat ing20 Explain ECO (Engin eeri ng Change Order) methodology.说一下ECO的流程难度：2答 EC

24、O 有两种，pre-mask ECO 和 post-mask ECO，它的分界线就是base layer tape out之前和之后。pre-mask ECO的流程是1）后端写出网表，给前端2） 前端修改这个网表（一般不再做综合），可以使用任何标准单元（只要不是dont_use）,交给后端3）后端读入 ECO网表，和 ECO之前的place和route4）ECO place&route，STA， DRC/LVSpost-mask ECO流程，假设你不想动base layer1）后端写出网表，给前端2） 前端修改这个网表（一般不再做综合），只能使用spare cell或者象gate array

25、一样的ECOcell3）后端读入 ECO网表，和 ECO之前的place和route4）如果使用spare cell，不用ECO place；如果用ECO cell，要将ECO cell放在以前带 gate array 功能的fill cell的位置上，再按照指定的 layer做ECO route21 What do you write in CTS spec file?CTS spec文件中一般包含哪些内容？难度： 3答 AutoCTSRootPin padPeriodMaxDelayMin DelayMaxSkewSin kMaxTra nBufMaxTra nBufferNoGati n

26、g NO/YESDetailReport YES/NO#SetDP in AsS ync NO/YESSetIoP in AsSy nc YES/NORouteClkNet YES/NOPostOpt YES/NOOptAddBuffer YES/NO#RouteType specialRoute#LeafRouteType regularRouteExcludedP in+ XXX22 If there are too many pi ns of the logic cells in one place within core, what ki nd of issues would you

27、face and how will you resolve?如果在core里面某一块有太多的标准单元的pin，有可能出现什么place&route的问题，如何解决？难度：3答 issues:routi ng con gesti on issueresoluti on:1. low utilization2. set space betwee n cells2.尽量不用pin比较多的cell 设 max density23 If there are DRC (spacing, short), hold and setup violations in the design, you dont ha

28、ve eno ugh time to fix all of them before tape out, which one you will fix first, which one you canleave it as is? Why?如果设计中有DRC (特指spaci ng和short), hold和setup违反，tape out之前，你已经没有 时间去修改所有这些违反，那么你首先修改哪个？哪个可以不管？请说明理由。难度：2答这个有点迷糊，我只是听说foun dary可以先出一部分层的mask (比如con tact之前)，也可以先制造一部分层(比如con tact之前)，然后hold

29、住等其余的mask出来继续制造。如果是这样的话，我想留给drc( space short)的时间是足够的。如果不能做上面这些，一定要一起tape out，那为什么不把drc搞定？ setup不搞定还有的救；drc不修，芯片就很难工作吧，FIB ?会不会成本太高？24 how to set multicycle path con stra int?如何设定 multicycle path ?难度：1提示：在一般情况下，multicycle -setup和-hold要成对使用答 clock path :fast-slow:set_multicycle_path num -setup -from c

30、lk1 -to clk2 -startset_multicycle_path num-1 -hold -from clk1 -to clk2 -startslow-fast:set_multicycle_paht num -setup -from clk2 -to clk1 -endset_multicycle_path nu m-1 -hole -from clk2 -to clk1 -enddata path:set_multicycle_path num -setup -from data1 -to data2set_multicycle_path nu m-1 -hold -from

31、data1 -to data225 how are timi ng con stra ints developed, such as clock, gen erated clock, IO tim ing, excepti on? What backe nd team con tribute to it?一个 设计的时序约束是怎么写出来的？请大略说明时钟， 10 delay ,false path， multicycle path是如何得到的？在完成时序约束的过程中，后端可以给予什么样的帮助？答clock和gen erated clock 一般由设计 spec决定。除非有些个别的local g

32、en erated clock可以有前端工程师自己添加IO timing与系统设计有关，应该参考/兼顾其他芯片的IO时序，由前端工程师作出exception (false path, multicycle path ) 一般是由前端工程师在做设计时决定的26 In regular backend flow with only one functional mode SDC, please explain timing closure methodology/issue/fixes in pre-CTS, post-CTS and post-Route stages.在只有一个function

33、SDC的普通后端流程中，对于pre-CTS, post-CTS 和post-Route这三步，请分别讲述它们在时序收敛上的方法，一般会遇到的问题和解决方法。难度：3暂时不考虑DFT。后续的每日一题中，会加入 DFT mode SDC。答 我觉得首先应该回答，pre-CTS 时，使用 ideal clock，只 fix setuppost-CTS 后，使用 propagate clock，可以只 fix setup，检查 hold，但可以不 fix hold post-Route 后，依然使用 propagate clock, fix setup 和 hold然后，就是楼上2位提到的，具体遇到的问题和解决方法了除去“posCTS后，检查hold，但可以不fix hold 那句话，我说的部分的难度是2,你们说的部分的难度是3。27 Continue from previous question, if adding one more DFT timing constraint, how do you han dle the mu