四位超前进位加法器资料

1、四位超前进位加法器1 实验目的练习在 Modesim 下编写 Verilog 程序，熟悉 Modelsim 运行过程， 并学会用 Verilog 语言编写一个四位超前进位加法器。2 实验要求编写一个四位的具有超前进位功能的程序实现超前进位加法；并 且编写一测试程序来测试该模块。3. 实验内容及步骤3.1 实验内容编写四位超前进位加法器程序及测试程序3.2 本次所实现的功能描述 输入两个四位二进制数和一个二进制数进位输入，输出一个二进 制结果和一个二进制数进位输出3.3 具体步骤如下：1打开 Modelsim 软件，建立工程，键入工程名后，再在下面路 径添加一个自己的文件夹。 在工程下建立两个文

2、件分别为功能模块文 件和测试激励模块文件。2双击模块文件进入文件后编写代码。3保存文件，编译，如果程序出错对程序则进行修改。然后再编译，编译成功后进行仿真。4单击运行并添加波形，观察仿真结果是否符合事先的设计。若不符合，则继续修改代码直至符合事先的设计要求 源程序：module add_4(a,b,c_in,c_out,sum);input 3:0 a,b;input c_in;output 3:0 sum;output c_out;wire 2:0 c;wire 3:0 p;wire 3:0 g;wire 9:0 k;xor(p0,a0,b0);xor(p1,a1,b1);xor(p2,a2

3、,b2);xor(p3,a3,b3);and(g0,a0,b0);and(g1,a1,b1);and(g2,a2,b2);and(g3,a3,b3);and(k0,p0,c_in);or(c0,k0,g0);and(k1,p1,g0);and(k2,k1,c_in);or(c1,g1,k1,k2);and(k3,p2,g1);and(k4,k3,g0);and(k5,k4,c_in);or(c2,g2,k3,k4,k5);and(k6,p3,g2);and(k7,k6,g1);and(k8,k7,g0);and(k9,k8,c_in);or(c_out,g3,k6,k7,k8,k9);xor(

4、sum0,p0,c_in);xor(sum1,p1,c0);xor(sum2,p2,c1);xor(sum3,p3,c2);endmodule测试程序：module adder_th;reg 3:0 a,b;reg c_in;wire 3:0 sum; wire c_out;integer i,j;add_4 f0(.a(a),.b(b),.c_in(c_in),.sum(sum),.c_out(c_out);always #5 c_in=c_in;initialbegina=4b0;b=4b0;c_in=1b0;i=0;j=0;endinitialbeginfor(i=0;i16;i=i+1

5、) for(j=0;jl5x h=1.sum15.c_out11310a=1ib=15x in=0.sum14,c_out11315a=1515x_in=1.sum15Hc_out11320a=15,b=15x in=0sum14x_out11325a-1515,q h-1_ sum15x_out11330a=15,b=15x in=0_ sum14x_out11335a-1515x h-1_ sum15,c_out11340a-1515x h-0.sum1 .out11345b=1515x in=1.sum15,c_out11350a=1515,c=0_ sum14,c out11l355a

6、=15,b=15,c in=1_ sum15x_out11360a-1515,q in=0_ sum14x_out11365a=15,b=15x h-1_ $um15x_out11370a=15,b=15,c n=0.sum14,c_out11375a-1515x h=1.sum15c_out11380a=15.b=15x in=0_ sum14,c_out11385a=1515x in=1.sum15x_out11l390a=15,b=15x_in=0_ sum14Hc_out11395a=l5,b=15x n-1_ sum15x_out11400a=15,b=15,c rwO_ $um14

7、x_out11405a-1515x n=1_ sum15x_out11410a-1515x h-0_ sum14Jc_out11415b=1515.c h=1.sum15.c_out11420a=15,b=15x in=0_ sum14,c_out11425a=15Hb=15x_in=1.sum15q out11430a=15,b=15x in=0sum14Hc_out11435a=l515,c in-1_ sum15x_out114403=15,b=15x h-0_ sum14x_out11446a-m15fc h-1.sum15c_out11490e-1515x h-0_ sum14,c_

8、out11455d=15,b=15x in=1_ sum15,.c_out11460a=1515x=0.sum14,c_out11465a=15,b=15x in=1_ sum15x_out114?Da-1515,q h-0_ sum14x_oul11475a=15,b=15x in=1_ sum15x_out11480a=15,b=15x in=0.sum14c_out11485a15l5x in=1_ sum1ut11490a=15,b=15x h=0.sum14,c_out11495a=1515,c h=1.sum15,c out14.实验总结这是第二次用Verilog做实验，在使用Modesim方面还不熟练，在经过一定的练习之后终于可以简单的使用它了。这个程序对于我来说有一定的难度，虽