芯愿景提图流程及方法

1、芯愿景提图流程及方法简介一、软件常用快捷键操作与窗口介绍二、工程工作区创建三、描线、打孔四、模拟单元提图五、数字单元提图六、连接PIN/ERC检查* 七、数据导入导出 Master 版、软件快捷键操作1、软件操作快件键表（1）、系统功能快捷键 基本不使用此类型快捷键（2）、视图操作快捷键常用快捷键：PagUp:上移整屏（保持 10重叠 ）PageDown:下移整屏（保持 10重叠）Hom：e左移屏幕（保持 10重叠）End:右移屏幕（保持 10重叠）:回退到上一视图位置l L WZ? IE.L.*-F. L.工朴二# . 口审 审刘：Ui 口 应 12 sad 2 召 f “Ez”.- r *

2、L1M!iiiistiat ar) : ROC雪立件（1）編镐查看画望龟）工程迥岡表）单元工員窗创建工作区BOC_1404090AJi国臼芯片槪貌sT-囲顶目经遅 曹 idmimstr at or * 團顶目成员-g工作区列恚|-i EuorK_iml KJOCK 21 ySNCUsch.CELLSI YSIOEJWER1 ySIMCUscK TOP *删除工作区 合并工炸区 复制工作区 重命名工柞区一 比虹作童 层次化工作区. 打平工作区设置團像层窑称和参数 设辻图悻层切抛怯憚裡.丄理工程工化庫目录自动提取引娥 自动提取引践孔 自动搜索单元 提取当前屏再上引戟，一打开芯片槪貌團 创建芯片槪貌

3、图. 删险芯片fflggffi.琴数设置三、描线、打孔般流程:POWE工作区内描绘电源线-电源导入LINE工作区-在LINE工作区内 描绘金属线（由TOPS金属线往下描）-打VIA3/VAI2/VAI1孔（依次由顶层 到底层）-打通孔常用快捷键：1/2/3/4 :分别是切换图片层次N+F3启用描线+连续描线模式O:用于打开P:用于打通孔Inse比 调入打孔绘笔（如图）*描线方法：使用1/2/3/4切换到需要描的金属层-点击键盘N键-在点击F3键- -在弹出属性窗口选择连续描线-点击确定-点击鼠标左键在图像上绘线- 点击左键然后放开在点击一次鼠右键即可。*打孔方法：不是通孔情况：使用Insert

4、键调入打孔绘笔-锁定屏幕-按键盘Tab 键-然后点击Q键即可通孔情况：使用Insert键调入打孔绘笔-锁定屏幕-按键盘方向键移 动打孔绘笔-然后点击P键十字交叉孔：使用Insert键调入打孔绘笔-锁定屏幕-按键盘方向键 移动打孔绘笔-然后点击o键四、模拟单元提图1典型模拟器件? NMOS NM0S4 PMOS PM0S4? CAPACITOR RESISTOR DIODE? NPN PNP -特殊工艺的模拟器件提取模拟管子主体思想：确定图片工艺-确定器件类型-CiopLogicAnalyzer软件-在标注工具栏使用相应器件图标-在对应图片上画框-在弹出来的属性框中填入相应 参数-加入管子PIN

5、引脚-在将来画线工作区描线导入现在工作区-连接 PIN脚到金属线上即可。* 定义 NMOS/PMOS/NMOS4/PMOS4-G D和S端口会被自动放置-NMOS/PMO的 W L、bn和M参数需要手工设置-NMOS4/PMOS的 WL和M参数需要手工设置，还需要给它们添加B端口?定义电阻、电容和二极管-MINUS和 PLUS端口会被自动放置 -W L和M的参数可以用软件自动提取 -R、C和面积参数可以自动换算?定义 NPN/PNP-B、C和E端口会被自动放置-W L和M的参数可以用软件自动提取-面积参数可以自动换算（Cade nee自动换算）图为常用标注栏上的器件图标Add MOSAdd B

6、JTAdd RES Add CAPAdd Other Device例如图是提取一个NMO管子：使用工艺HL18G!提取电路在标注栏中使用Add MOSB标-在图片上绘框（如下图白色框）-在弹出的 属性框窗口加入相应的类型名称（HL18GFE艺NMO管子名称为nch_tk33 ）-参数w/l/fw/m 等参数-点击确认窗口 -加入相应PIN脚即可4=壬 fw=12. ITFls Db1!MO fnchX1?RR五、数字单元提图?基本数字单元-大多数的工程中都含有数字单元，这些单元由模拟器件和全局信 号符号构成，例如 VDD GND PMOSNMO等等-典型基本数字单元包括：? Inv/buf、

7、nand/and、 nor/or、 aoi、 oai、 mux latch、 dff、 rs、 xor/xnor 等等提取数字单元主体思想：确定图片工艺-确定M0器件类型一-使用标注工具栏的CELL类图标- 在对应图片上绘单元区-标注工具栏使用单元图标-在对应图片上绘单元框 -在弹出来的属性框中填入相应单元名称-*将来提取的门电路画在提图纸 上（需要在Caenee工程目录输入电路图）-加入管子PIN引脚-选择显示工 程面板-点击相应单元右键-选择搜索单元-选择开始确定单元-在将来 后面描线工作区描绘线导入-连接PIN脚到金属线上即可。例如图是提取二个 NAND3_16_1方法：（使用工艺HL1

8、8G!提取电路）在标注栏中使用单元区图标（如图三标注）-在图片上绘单元区框（如 图一）-在弹出的属性框窗口加选择 VDD/GN方向-点击确认窗口 -标注 栏中使用单元图标（如图三标注）-在单元区内绘单元框（如图二）-弹出 的属性框中填入单元名称-加入相应端口 A/B/C/Y/VDD/GND（图下图三）- 点击显示框单元右键-选择搜索单元-点击显示框单元右键-选择开始确 认单元实例（T可透视看单元区内单元是否为同一单元）-确认完毕框单元区图（CELL类型图标）图一在单元区内部框单元图5d椚黑心 吏吞密is骑工冋来:门壬口 XftQj衣口蓟 弱因游咼二印冋网豳I叫卫T、AV-飞在单元区内部框单元图

9、三JkA Ji六、连接PIN/ERC检查连接PIN引脚方法：锁定屏幕-点击快捷键V-使用鼠标左键点击PIN小方块或线头- 移动鼠标连接需要相连的二个点-一屏连接完使用Home/PgUp/PgDn/En环屏PIN连接效果图ERC检查目的：为了使得网表避免一些连接错误、一些误操作错误、以及一些遗漏的PIN、孔等问题为此很用必要检查ERC检查方法：连接好PIN以及外部引脚后一选择工具栏 ERC如图圈内ERC -依次 点接物理、逻辑、名字、高级项-在需要检查项前面选择-点击确定一查 看输出窗口 -点击输出窗口里面内容-弹到需要检查的图片相应位置- 修改好即可。（下图分别物理、逻辑、名字、高级需要检查的

10、项目图）NV AS Nfi |O |（REC需要检查的物理选项图） ,NV AS NS 園物理 耀辐I名宇 模拟 直级丘魁有引脚的然网淆有输出的繼网P*霑亍输出的敎阀1*电沥繼/电統上的潇出引脚汾有福入債号的单元实例越右輸出佞号的聃丘室例全部引脚短接在一起的申元复例短挨的外郃匚IJB金部清晦取消确定（REC需要检查的逻辑选项图）NV AS NS 也J n ERC桧査展性物建|逻辑 名字|模拟|高飯|厂名宇谨循EBIF200语法斯I牯r雰字遵循卫M辽葩语惟规范疗一于线网存在STSTQ窖个不连通的缄网同客单元实例的名称前螺是否规范缺省设査全部设養|全部着隐|确走 | 取消（REGS要检查的名字选项

11、图）IW AS NS 国 M ERD（REC需要检查的名字选项图）七、数据导入导出 Master版在反向集成电路版图提取项目中，完成单元电路提取、端口PIN连接和单元电路原理图Cade nee输入后，剩下就是top电路的数据导入导出了，本文 就以帐号TiM2110下，项目IR2153为例讲述该操作过程，该项目使用的工艺文 件是 epilib08BCD700V_V8。一、导出工艺库的EDIF200文件对于项目应用的工艺库在以前项目中已被导出(C:chiplogic family v7.06ChipMasterProject )应用的则可以自接调用；对于全新的工艺或以前 没有用到的工艺，则需要导出

12、工艺库的EDIF200文件。由于缺少对工艺库的编辑权限，我们可以先建一个库(IR2153sch )和一个顶层单元(epilib08BCD700V_V8),然后将应用到的Schcell的symbol调用到这个顶层 单元中，此时就可以导出工艺库的 EDIF200文件了，在Cade nee的CIW窗 口中 执行操作：File Export EDIF 200，弹出 EDIF200 Out对话框如图-1 :图-1填写项如上图：单击Browse，选择新建库中的顶层单元 epilib08BCD700V_V8的schematic,贝U Library Name、Cell Name View Name三项会自动

13、填上；External Libraries:填写应用到的拓展库名，中间以空格隔开；经以 往项目验证一般只需加载basic即可，应用到的是opin、ipin、iopin三种 PIN端口属性；对于多电源项目应用到电源 vcc的则还应加载analogLib库；Output file :填写输出的EDIF200文件的名称，如 epilib08BCD700V_V8.out。填完以上各项点击按钮“ 0K ,导出的EDIF200文件存放在Run Directory 的路径下，同时也可以查阅edifout.log文件检查是否导出有误。确定导出的EDIF200文件正确无误后，将其拷贝到虚拟机中，打开工具 Mas

14、ter，新建一个单元库，命名为项目应用的工艺库名如：epilib08BCD700V_V8。点击文件导入EDIF200.，弹出对话框如图2所示:图-2填写项如上图，对单元名统一用字符小写，引脚名、实例名用字符大写导入成功后会在 C:chiplogic family 7.06ChipMasterProject 路径下添加了个epilib08BCD700V_V8文件夹。该文件夹内，需要修改 3点： 删除顶层单元epilib08BCD700V_V8的文件夹；删除 Library.lib修改 library.inf列表中 epilib08BCD700V_V8；中内容为TopCell=；、导出基本单元的E

15、DIF200文件 新建一个顶层单元如dummy将所有基本单元的symbol调用到这个顶层单元中，和导出工艺库EDIF200文件的差别是External Libraries 中要加上工 艺库，其他操作的导出工艺库的一致，如图3所示：图-33、把 Chiplogic analyzer 中 top 层数据导入 Master在Chiplogic analyzer工具中打开项目top层工作区执行操作：文件导出f Master单元库。弹出对话框，如图4：与甲丿已阵滋可叫f艮据当前工作区數据生威相应的中兀馬.诸输入M“t叶単兀阵的名称：竄拿=JSH 4_tOp7如舉聪班单亓nr已逐存TT,毗审希述单亓底戸胡

16、十血亦杷世齐右ST耶丄边畀T边界鯨定 驭梢图-4要求填写的项如上图：Master单元库的名称：命名规则定为-项目名_top ;导出网表的顶层单元的名称：top （默认）；为基本单元指定引用库：项目的基本数字单元在 Cade nee中输图的库 名；重新指定模拟器件所在单元库的名称：项目所用到的工艺库名，如： epilib08BCD700V_V 8。点击“确定”会在Analyzer的输出窗口相关的信息，如图5所示，表示导出成 功；如有其他报错信息，则要求改完错误后重新再导出。網 导入单丘库ir2153_top中的单元 正在处理单元T0F，II匕珂皐邂A检查4、从Master中导出项目top层的ED

17、IF200文件打开从Analyzer导到Master中的top层电路原理图做ERC检查，看是否 有单元框重叠，如果只有几个，那么移动一下单元的位置即可；如果很多则要 求对电路进行恰当的缩放，执行操作：编辑更新电路图整体缩放器件间距， 弹出对话框填入适当的缩放倍率，基本要求是：单元不能重叠并且扩散区域最 小，这样利于后面电路整理。这个操作可能需要多次尝试，对于采用了不满意的缩放倍率，可以按键U(undo)撤消。完成适当倍率缩放检查ERC无误后可导出top层电路，执行操作：文件 导出EDIF 200，弹出对话框如图6：图-6填写项如上图所示：五、将Master导出的top层EDIF200导入Cade nee中将EDIF200文件从虚拟机中拷贝到Linux系统帐号下的Cade nee目录下， 然后在Cade nee的CIW窗 口中操作：File Import EDIF 200,弹出对话框