数字电子技术课程设计六进制同步减法计数器无效态001,101综述

1、成绩评定表学生姓名班级学号专业课程设计题目数字电子课程设计评语组长签字：成绩日期2014 年 月 日1课程设计任务书学院专业学生姓名*班级学号*课程设计题目1、六进制同步减法计数器(无效态： 001， 101) 2、基于 74163 芯 片仿真设计 24 进制加法计数器并显示计数过程实践教学要求与任务 :1) 采用实验箱设计、连接、调试三位二进制计数器。2) 采用实验箱设计、连接、调试串行序列检测器。3) 采用 multisim 仿真软件建立复杂的计数器电路模型；4) 对电路进行理论分析；5) 在 multisim 环境下分析仿真结果，给出仿真时序图；6) 撰写课程设计报告。 工作计划与进度安

2、排 :第 1 天：1. 布置课程设计题目及任务。2. 查找文献、资料，确立设计方案。第 2-3 天： 在实验室中设计、连接、调试三位二进制计数器及串行序列检测器电路。第 4 天：1. 安装 multisim 软件，熟悉 multisim 软件仿真环境。在 multisim 环境下建立 电路模型，学会建立元件库。2. 对设计电路进行理论分析、计算。3. 在 multisim 环境下仿真电路功能，修改相应参数，分析结果的变化情况。 第 5 天：1. 课程设计结果验收。2. 针对课程设计题目进行答辩。3. 完成课程设计报告。指导教师：袁凤莲2014年月日专业负责人：2014 年 月 日学院教学副院长

3、：2014 年 月 日2目录1. 课程设计的目的与作用 42. 设计任务 42.1. 六进制同步减法计数器（无效态：001，101） 52.2 、串行序列检测器的设计（检测序列 101011） . 52.3. 基于 74163 芯片仿真设计 24 进制加法计数器并显示计数过程 53 multisim 软件环境介绍 54 数据处理 54.1 六进制同步减法计数器（无效态：001，101）的数据处理 . 54.1.1 状态图 64.1.2 求输出方程 74.1.3 卡诺图 74.1.4 状态方程和驱动方程 84.1.5 时钟方程 84.1.6 电路图 84.1.7 检查自启动 94.2 串行序列检

4、测器的设计（发生序列101011） 94.2.1 基本原理 94.2.2 系统设计框图 94.2.3 理论分析及计算 104.2.4 运行结果分析 104.2.5 电路图 114.3 基于 74163芯片仿真设计 24 进制加法计数器并显示计数过程 . 114.3.1 利用同步置数端获得24 进制计数器 124.3.2 求归零逻辑 - 同步置数端控制信号的逻辑表达式 134.3.3 电路图 135 仿真结果分析 135.1 六进制同步减法计数器（无效态： 001，101） . 135.1.1 结果分析 135.1.2 仿真结果 145.2 串行序列检测器的设计（检测序列 101011） 155

5、.2.1 结果分析 155.2.2 仿真结果 155.3. 基于 74163 芯片仿真设计 24 进制加法计数器并显示计数过程 175.3.1 结果分析 175.3.2 仿真结果 176 设计总结 187 参考文献 181. 课程设计的目的与作用1) 巩固所学的相关理论知识；2) 实践所掌握的电子制作技能；3) 会运用 Multisim 工具对所作出的理论设计进行模拟仿真测试 , 进一步完善理论设 计；4) 通过查阅手册和文献资料 , 熟悉常用电子器件的类型和特性 , 并掌握合理选用元器 件的原则；5) 掌握模拟电路的安装 测量与调试的基本技能 , 熟悉电子仪器的正确使用方法 , 能力 分析实

6、验中出现的正常或不正常现象 ( 或数据)独立解决调试中所发生的问题；6) 学会撰写课程设计报告；7) 培养实事求是 , 严谨的工作态度和严肃的工作作风；8) 完成一个实际的电子产品，提高分析问题、解决问题的能力。2 设计任务一、计数器的特点在数字电路中，把记忆输入 CP 脉冲个数的操作叫做计数，能实现计数操作的电子电 路称为计数器。它主要的特点是：(1) 一般地说，这种计数器除了计数脉冲 CP信号之外，很少有另外的输入信号，其 输出通常也是现态的函数，是一种 Moore 型的时序电路，而输入计数脉冲 CP是当作触发 器的时钟信号对待的。(2) 从电路组成来看，其主要组成单元是时钟触发器。 计数

7、器应用十分广泛，从各种各样的小型数字仪表，到大型电子数字计算机，几乎是 无所不在的，是任何数字仪表到数字系统中不缺少的组成部分。二、计数器的分类 按数的进制分：二进制计数器，十进制计数器， N进制计数器 按计数时是递增还是递减分：加法计数器，减法计数器，可逆计数器 按计数器中触发器翻转是否同步分：同步计数器，异步计数器 按计数器中使用的开关元件分： TTL计数器， CMO计数器2.1. 六进制同步减法计数器（无效态：001，101）2.2 、串行序列检测器的设计（检测序列 101011 ）2.3. 基于 74163 芯片仿真设计 24 进制加法计数器并显示计数过程3 multisim 软件环境

8、介绍Multisim 是 Interactive Image Technologies （Electronics Workbench）公司推出的以 Windows为基础的仿真工具，适用于板级的模拟 / 数字电路板的设计工作。它包含 了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。为适 应不同的应用场合， 了许多版本，用户可以根据自己的需要加以选择。 Multisim 推出软 件以图形界面为主，采用菜单、工具栏和热键相结合的方式，具有一般Windows应用软件的界面风格，用户可以根据自己的习惯和熟悉程度自如使用。界面由多个区域构成：菜单栏，各种工具栏，电路输入窗口，状态

9、条，列表框等。通 过对各部分的操作可以实现电路图的输入、编辑，并根据需要对电路进行相应的观测和分 析。用户可以通过菜单或工具栏改变主窗口的视图内容。4 数据处理4.1 六进制同步减法计数器（无效态：001 ， 101 ）的数据处理此题给定的是时序逻辑电路，待求的是状态表，状态图或时序图 一、分析的一般步骤：（1）写方程式。其中包括有时钟方程，输出方程，驱动方程 （2）求状态方程。把驱动方程代入相应触发器的特性方程，就可求出时序电路的状态方 程，也就是各个触发器次态输出的逻辑表达式，因为任何电路时序电路的状态，都是由组 成该时序电路的各个触发器来记忆和表示的。（3）进行计算。把电路输入和现态的各

10、种可能值，代入状态方程和输出方程进行计算，求出相应的次态和输出。注意：A 、状态方程有效的时钟条件， ，凡不具备时钟条件者，方程式无效，起保持作用。B 、电路的现态，就是组成电路的各个触发器的现态的组合。C 、不能漏掉任何可能出现的现态和输入的取值。D 、现态的起始值如果定了，则可以从给定值开始依次进行计算，倘若未给定，那 么就可以从自己设定的起始值开始依次计算。（4）画状态图或列状态表，画时序图。注意：A 、状态转换是将现态转换到次态，不是将现态转换到现态，更不是将次态转换到 次态。B 、输出是现态和输入的函数，不是次态和输入的函数。C 、画时序图是要明确，只有当 cp 触发沿到来时才会更新

11、状态，否则只会保持原 状态不变。（5）电路功能说明。一般情况下，用状态图或状态表就可以反映电路的工作特性。4.1.1 状态图状态图当中又分为有效状态和无效状态，有效循环和无效循环：A、有效状态：在时序电路中，凡是被利用了的状态，都叫做有效状态B、有效循环：在时序电路中，凡是有效状态形成的循环，都称为有效循环C、无效状态：在时序电路中，凡是没有被利用的循环，都称为无效状态D、无效循环：如果无效状态形成了循环，那么称这种循环为无效循环因为此题有两个无效状态，则将三位二进制的加法计数器去除两个无效状态就可以 了，状态图如下 :图 4.1 六进制减法计数器状态图4.1.2 求输出方程可以从状态图中规定

12、的输出与现态和输入的逻辑关系写出输出信号的标准与或表达 式，用公式法求其最简表达式，如果状态图画出的输出信号的卡诺图，再用图形法求最简 表达式当然也行，注意，无效状态对应的最小项应该当成约束项处理，因为在电路正常工 作时，这些状态是不会出现的。此题中的无效状态为 001，101，便可将它们当成约束项处理 :Q 2n Q 1n Q 0n4.1.3 卡诺图采用同步方案时，可画出卡诺图，再用图形法求出次态的最简与或表达式。不管使用 哪种方法，都要尽量利用约束项 无效状态所对应的最小项进行化简。约束项的确认：电路无效状态对应的最小项可以当成约束项处理，这和同步方案中的 情况没有区别，而且对于各个触发器

13、的次态函数都适用。约束项的应用：在求状态方程时，要充分地利用约束项进行化简，特别是在求某些刻不具备时钟条件的触发器的次态方程时。图 4.2 六进制减法计数器卡诺图4.1.4 状态方程和驱动方程求驱动方程时要注意； 1. 变换状态方程时，使之具有和触发器特性方程相一致的表达式形式 2. 与特性方程进行比较，按照变量相同，系数相等，两个方程必等的原则，求出驱动方 程。4.1.5 时钟方程CP2 CP1 CP0 CP 下降沿有效4.1.6 电路图图 4.3 六进制减法计数器逻辑电路图84.1.7 检查自启动能自启动与不能自启动：A、能自启动：在时序电路中，虽然存在无效状态，但它们没有形成无效循环，这

14、样的时 序电路就是能自启动。B、不能自启动：在时序电路中，有无效状态存在，它们又形成了循环，这样的时序电路 便是不能够自启动的。因为 001 与 101 这两个无效状态， 在代入方程式中能够分别得到 111 和 011，这就说 明它们进入了有效循环中，所以能够自启动。4.2 串行序列检测器的设计（发生序列 101011 ）4.2.1 基本原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把 这种串行数字信号叫做序列信号。产生序列信号的电路成为序列信号发生器。CP输入脉冲序列信号发生器4.2.2 系统设计框图F检测序列输出4.2.3 理论分析及计算F的卡诺图：n+1

15、 nQn+1=JQn + K QnF=Q2n +Q0n Q0n4.2.4 运行结果分析灯的亮灭情况：100001（灭灭灭亮 ）-1110 （亮亮亮灭） -1101 （亮亮灭亮） -1000 （亮灭灭灭）-0111 （灭亮亮亮） -0101 （灭亮灭亮） -0001 （灭灭灭亮）4.2.5 电路图从得到的驱动方程选用 74LS112触发器芯片和相应的门电路芯片进行电路的连接。图 4.6 检测序列 101011 的逻辑电路图4.3 基于 74163 芯片仿真设计 24 进制加法计数器并显示计数过程一、 集成计数器一般都是设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分，有是集

16、成计数器采用同步方式 当 CP 触发沿到来时才能完成清零或置数任务，有的则采用异步方式 通过时钟触发器异步输入端实现清零或置数，与CP信号无关。11、 74163具有以下功能：1）同步清零功能。当 CR 0 时，计数器清零。2）同步并行置数功能。当 CR 1，LD 0 时， 在 CP时 ，并行 输入数 据 d0 d3进 行 计数 器， 使Q3n 1Q2n 1Q1n 1Q0n 1d3d2d1d0（ 3）二进制同步加法计数功能。当CR LD 1时，在CTT CTP 1, 则同步计数器对 CP的信号按照 8421编码进行 加法计数（4）保持功能。当CR LD 1时，若 CTT CTP 0 ，则计数器

17、将保持原来状态不变。（ 5）74163状态表输入输出注CR LD CT P CTT CP D0 D1 D2 D3 D4Q0n+1 Q1n+1 Q2n+1 Q3n+1CO0 0 0 0 0置数 CO=CT TQ3nQ2nQ1nQ0n1 0 d0 d1 d2 d3d0d1d20CO=Q3nQ2nQ1nQ0n1 1 1 1 d3CO=CT T Q3nQ2nQ1nQ0n1 1 0 计数1 1 0 保持保持0图 4.7 74163 状态表4.3.1利用同步置数端获得 24 进制计数器SN 1 S24 1 S23 00010111124.3.2 求归零逻辑 -同步置数端控制信号的逻辑表达式PN 1 P24

18、 1 P23 Q4nQ2nQ1nQ0n4.3.3 电路图图 4.8 设计 24 进制加法计数器的逻辑电路图5 仿真结果分析5.1 六进制同步减法计数器（无效态：001 ，101）5.1.1 结果分析六进制同步减法计数器（无效态： 001，101）所做的结果就是三位二进制减法计数器中 抽掉两个无效状态，又由于用的是数码管，所以结果就可以清晰的展示出 来:000;111;110;100;011;010.135.1.2 仿真结果图 5.1 六进制减法计数器的初状态 000图 5.2 六进制减法计数器的下一状态 111图 5.3 六进制减法计数器的下一状态 110图 5.4 六进制减法计数器的下一状态

19、 10014图 5.5 六进制减法计数器的下一状态 011图 5.6 六进制减法计数器的下一状态 0115.2 串行序列检测器的设计（检测序列 101011 ）5.2.1 结果分析这是一个检测序列发生器，检测的是序列 101011，从低位到高位开始检测，结果将按照 前面撰写的状态图进行变换。5.2.2 仿真结果图 5.7 检测序列 101011 的原始状态 0/00015图 5.9 检测序列 101011 的下一状态 1/010图 5.10 检测序列 101011 的下一状态 0/011图 5.11 检测序列 101011 的下一状态 1/10016图 5.12 检测序列 101011 的下一状态 0/101图 5.13 检测序列 101011 的下一状态 1/1105.3. 基于 74163 芯片仿真设计 24 进制加法计数器并显示计数过程5.3.1 结果分析运用的是两片 74163 芯片进行级联，组成