实验四UART串口通信实验报告

1、实用文档实验四 UART 串口通信一、实验目的及要求设计一个 UART 串口通信协议，实现“串 并”转换 功能的电路，也就是“通用异步收发器” 。二、实验原理UART 是一种通用串行数据总线， 用于异步通信。 该总线 双向通信，可以实现全双工传输和接收。在嵌入式设计中， UART 用来主机与辅助设备通信，如汽车音响与外接 AP 之 间的通信，与 PC 机通信包括与监控调试器和其它器件，如 EEPROM 通信。UART 作为异步串口通信协议的一种， 工作原理是将传输 数据的每个字符一位接一位地传输。其中各位的意义如下：起始位：先发出一个逻辑” 0”的信号，表示传输字符的 开始。资料位： 紧接着起

2、始位之后。 资料位的个数可以是 4、5、 6、7、8 等，构成一个字符。通常采用 ASCII 码。从最低位 开始传送，靠时钟定位。奇偶校验位：资料位加上这一位后，使得“ 1”的位数应 为偶数 （偶校验 ）或奇数 （奇校验 ），以此来校验资料传送的正确 性。停止位：它是一个字符数据的结束标志。 可以是 1 位、1.5标准文案实用文档位、 2位的高电平。 由于数据是在传输线上定时的，并且每 一个设备有其自己的时钟，很可能在通信中两台设备间出现 了小小的不同步。因此停止位不仅仅是表示传输的结束，并 且提供计算机校正时钟同步的机会。适用于停止位的位数越 多，不同时钟同步的容忍程度越大，但是数据传输率同

3、时也 越慢。空闲位：处于逻辑“ 1”状态，表示当前线路上没有资料 传送。波特率：是衡量资料传送速率的指标。表示每秒钟传送 的符号数（ symbol）。一个符号代表的信息量 （比特数）与符 号的阶数有关。 例如资料传送速率为 120字符 /秒，传输使用 256 阶符号，每个符号代表 8bit，则波特率就是 120baud，比 特率是 120*8=960bit/s 。这两者的概念很容易搞错三、实现程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigne

4、d.all; entity uart is-系统时钟-复位信号-RS232 接收port（clk : in std_logic;rst_n: in std_logic;rs232_rx: in std_logic;标准文案实用文档数据信号rs232_tx: out std_logic-RS232 发送数据信号 ;);end uart;architecture behav of uart iscomponent uart_rx port(clk : in std_logic; - 系统时钟rst_n: in std_logic; - 复位 信号rs232_rx: in std_logic;-RS

5、232 接收数据信号clk_bps: in std_logic;- 此时clk_bps 的高电平为接收数据的采样点bps_start:out std_logic;- 接收到数据后，波特率时钟启动置位rx_data: out std_logic_vector(7 downto 0); - 接收数据寄存器，保存直至下一个数据来到rx_int: out std_logic - 接收数据中断信号，接收数据期间时钟为高电平，传送给串 口发送 );end component;component speed_select port(clk : in std_logic;标准文案实用文档-系统时钟rst_n:

6、 in std_logic;- 复位信号clk_bps: out std_logic;- 此时 clk_bps 的高电平为接收或者发送数据位的中间采样点bps_start:in std_logic- 接收数据后，波特率时钟启动信号置位 );end component;component uart_tx port(clk : in std_logic; -系统时钟rst_n: in std_logic; - 复 位信号rs232_tx: out std_logic;-RS232 接收数据信号clk_bps: in std_logic;- 此时 clk_bps 的高电平为接收数据的采样点bps_s

7、tart:out std_logic;-接收到数据后，波特率时钟启动置位rx_data: in std_logic_vector(7 downto 0); -接收数据寄存器，保存直至下一个数据来到rx_int: in std_logic - 接收数据中断信号，接收数据期间时钟为高电平，传送给串标准文案实用文档口发送模块，使得串口正在进行接收数据的时候，发送模块 不工作，避免了一个完整的数据( 1 位起始位、 8 位数据位、 1 位停止位)还没有接收完全时，发送模块就已经将不正确 的数据传输出去 );end component;signal bps_start_1:std_logic;signa

8、l bps_start_2:std_logic;signal clk_bps_1:std_logic;signal clk_bps_2:std_logic;signal rx_data:std_logic_vector(7 downto 0);signal rx_int:std_logic;beginRX_TOP: uart_rx port map(clk=clk, rst_n=rst_n, rs232_rx=rs232_rx, clk_bps=clk_bps_1, bps_start=bps_start_1, rx_data=rx_data, rx_int=rx_int );标准文案实用文档

9、SPEED_TOP_RX: speed_select port map(clk=clk, rst_n=rst_n, clk_bps=clk_bps_1, bps_start=bps_start_1 );TX_TOP:uart_txportmap(clk=clk,-系统时钟rst_n=rst_n,-复位信号rs232_tx=rs232_tx,-RS232 发送数据信号clk_bps=clk_bps_2,-此时 clk_bps 的高电平为发送数据的采样点 bps_start=bps_start_2, - 接 收到数据后，波特率时钟启动置位rx_data=rx_data,- 接收数据寄存器，保存直至

10、下一个数据来到rx_int=rx_int- 接收数据中断信号，接收数据期间时钟为高电平，传送给串口 发送模块，使得串口正在进行接收数据的时候，发送模块不标准文案实用文档工作，避免了一个完整的数据( 1 位起始位、 8 位数据位、 位停止位)还没有接收完全时，发送模块就已经将不正确的 数据传输出去 );SPEED_TOP_TX: speed_select port map(clk=clk, rst_n=rst_n, clk_bps=clk_bps_2, bps_start=bps_start_2 );end behav;3个子模标准文案实用文档异步接收模块library ieee;use iee

11、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity uart_rx isport(clk : in std_logic;- 系统时钟rst_n: in std_logic;- 复位信号rs232_rx: in std_logic;-RS232 接收数据信号clk_bps: in std_logic;- 此时clk_bps 的高电平为接收数据的采样点bps_start:out std_logic; - 接 收 到 数 据后，波特率时钟启动置位rx_data: out std_logic_vector(7 downto 0); -

12、 接收数据 寄存器，保存直至下一个数据来到rx_int: out std_logic- 接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模 块，使得串口正在进行接收数据的时候，发送模块不工作， 避免了一个完整的数据( 1 位起始位、 8 位数据位、 1 位停止标准文案实用文档位)还没有接收完全时，发送模块就已经将不正确的数据传 输出去 );end uart_rx;architecture behav of uart_rx issignalrs232_rx0: std_logic;signalrs232_rx1: std_logic;signalrs232_rx2: std_logic

13、;signalrs232_rx3: std_logic;signalneg_rs232_rx:std_logic;signalbps_start_r:std_logic;signalnum:integer;signalrx_data_r:std_logic_vector(7 downto 0);串口接收数据寄存器，保存直至下一个数据到来beginprocess(clk,rst_n)beginif (rst_n=0)thenrs232_rx0=0;rs232_rx1=0;rs232_rx2=0;rs232_rx3=0;标准文案实用文档elseif (rising_edge(clk) thenrs

14、232_rx0=rs232_rx;rs232_rx1=rs232_rx0;rs232_rx2=rs232_rx1;rs232_rx3=rs232_rx2;end if;end if;neg_rs232_rx =rs232_rx3 and rs232_rx2 andnot(rs232_rx1)and not(rs232_rx0);end process;process(clk,rst_n)beginif (rst_n=0)thenbps_start_r=0;rx_int=0;elseif (rising_edge(clk) thenif(neg_rs232_rx=1) then- 接收到串口数据

15、线 rs232_rx 的下降沿标志信号bps_start_r=1;-启动串口准备数据标准文案实用文档接收rx_int=1;- 接收数据中断信号使能else if(num= 15) and (clk_bps=1) then - 接收 完有用数据信息bps_start_r=0; - 数据接收完毕， 释放波特率启动信号rx_int=0; - 接收数据中断信号关 闭end if;end if;end if;end if;bps_start=bps_start_r;end process;process(clk,rst_n)beginif (rst_n=0)thenrx_data_r=00000000;

16、rx_data=00000000;标准文案实用文档num=0;elseif (rising_edge(clk) thenif(clk_bps=1)thennumrx_data_r(0)rx_data_r(1)rx_data_r(2)rx_data_r(3)rx_data_r(4)rx_data_r(5)rx_data_r(6)rx_data_r(7)rx_datanumnull;end case;if(num=15) thennum=0;end if;end if;end if;end if;end process;end behav; 波 特 率 控 制 模 块library ieee;us

17、e ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity speed_select isport(clk : in std_logic;-系统时钟标准文案实用文档-复位信号rst_n: in std_logic;clk_bps: out std_logic;- 此 时clk_bps 的高电平为接收或者发送数据位的中间采样点bps_start:in std_logic- 接收数据后，波特率时钟启动信号置位或者开始发送数据时，波特率时钟 启动信号置位 );end spe

18、ed_select;architecture behav of speed_select is signal cnt:std_logic_vector(12 downto 0); signal clk_bps_r:std_logic;constant BPS_PARA:integer:=5207;constant BPS_PARA_2:integer:=2603;beginprocess(clk,rst_n)beginif (rst_n=0)thencnt=0000000000000;else标准文案实用文档if (rising_edge(clk) thenif(cnt=BPS_PARA)or

19、(bps_start=0) then清零cnt=0000000000000;-波特率计数器elsecnt=cnt+1;-波 特率时钟计数启动end if;end if;end if;end process;process(clk,rst_n)beginif (rst_n=0)thenclk_bps_r=0;elseif (rising_edge(clk) thenif(cnt=BPS_PARA_2) then clk_bps_r=1; -clk_bps_r 高电平为接收 数据位的中间采样点，同时也作为发送数据的数据改变点else标准文案实用文档clk_bps_r=0; -波特率计数器清零 en

20、d if;end if;end if;clk_bps=clk_bps_r;end process;end behav;异步发送模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity uart_tx is-系统时钟-复位信号-RS232 接port(clk : in std_logic; rst_n: in std_logic; rs232_tx: out std_logic;标准文案实用文档收数据信号clk_bps: in std_logic; clk_bps 的高电平为接收数据的采样

21、点-此时bps_start:out std_logic;据后，波特率时钟启动置位- 接 收 到 数rx_data: in std_logic_vector(7 downto 0);据寄存器，保存直至下一个数据来到-接收数rx_int: in std_logic-接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模 块，使得串口正在进行接收数据的时候，发送模块不工作， 避免了一个完整的数据( 1 位起始位、 8 位数据位、 1 位停止 位)还没有接收完全时，发送模块就已经将不正确的数据传 输出去 );end uart_tx;architecture behav of uart_tx is

22、signalrx_int0: std_logic;signalrx_int1: std_logic;signalrx_int2: std_logic;signalneg_rx_int:std_logic;signalbps_start_r:std_logic;signalnum:integer;signaltx_data:std_logic_vector(7 downto 0); - 串标准文案实用文档口接收数据寄存器，保存直至下一个数据到来beginprocess(clk,rst_n)beginif (rst_n=0)thenrx_int0=0;rx_int1=0;rx_int2=0;elseif (rising_edge(clk) then rx_int0=rx_int; rx_int1=rx_int0; rx_int2=rx_int1;end if;end if;neg_rx_int =not(rx_int1)and (rx_int2);end process;process(clk,rst_n)begin标准文案实用文档if (rst_n=0)thenbps_start_r=0; tx_data=00000000;elseif (rising_edge(clk) thenif(neg_