实验01基本逻辑门电路实验(1)综述

1、实验一基本逻辑门实验（1）一、实验目的1、 通过实验学习掌握 Quartus II软件的基本操作流程。2、 通过实验理解全加器电路的设计方法，并掌握在Quartus II软件中通过绘制电路图的形式进行芯片设计的过程3、学习Quartus II软件的仿真”功能。二、实验步骤1、 在“我的电脑”中新建一个目录。（注意：目录尽量建立在自带的U盘上，以防实验工程被还原）Quartus2、打开QuartusII软件，点击菜单中的“ File-New Project Wizard ”选项，启动新建工程向导程序，新建一个II工程。工程文件保存在第1步创建的目录中，工程命名为：“ Exp01”。图1新建工程向

2、导启动图2向导开始直接点击“ Next”按钮New Project Wizard; Directory, Name, Top-Level Entity (page 1 of 5图3向导第1步，设置工程的路径和工程名Next ”按钮跳过这向导第2步的设置是向新建工程中导入已经存在的设计文件，这里不用导入所以直接点击)Family 选择 “Cyclone II ”，Available devices向导第3步选择FPGA芯片，这里要按照实验箱上的芯片型号选择： 选择“ EP2C5T144C8 ”，其它地方保持默认选择。Project Vizard: Faaily A. Device Setting

3、s page 3 trf 5冈S elect the family ard device you want to target for compilation.D evice familyShow in Avaiable device lislFamily:I Cyclone IIPackage:AnyT0 evices:All二JPin count|AnyT arget deviceSpeed grade： Ariv Auto device selected by the Fitter/ Show advanced deviceSpecific device怕d in Available d

4、evices list厂 H ajdCopy compatible onlyAvailaNe devicesNameCore v.LEsUserl/.Memoc.Embed.PLLEP2C5Q208I81.2V4S08142119603262IEP2C5T144C61.2V460SB9119809262EP2C5T144C71.2V4S08891198092E2EP2C5T144CS1.2V4608091198032E2EP2C5T144I81.2V460809_119B082E2EP2CGAF256A71.2V82561B21650883E2EP2CEAF256I81.2V825B18216

5、5883362*FP?rRF7FRrRi兀1R?IRFRflfl聽?New ” 选项，打开新建文件窗口，选择Design Files-Block Diagram/Schematic File ，再点击OK”按钮，创建一个电路图设计文件。New Quartus II ProjectaSOPC Builder System-Design FiesAHDL FieGlock Diagram/Sthematic FileEDIF FileState Machirw FileSystanA/enlog HDL FileT cl Script FileVerilog HDL File 甘HDL弘-Memo

6、ry File$l-leKadecimal (Inlel-Fornnat) FileMemory Irkitializtion File3 Verification/Debugging FissIn-System Sources and Probes File Logic Analyzer Interface Fie SigralTap II Logit Analyzer File Vector Waveform Fe-Other FilejAHDL Include FieBlock Symbol FileChain Descriptiori FileSiinopsiu Deiign Cons

7、traints FilmOKCaricel图6新建文件窗口4、点击菜单“ File-Save As”选项，将新建的电路图设计文件保存在工程目录中，注意：文件名要与工程名保持 致：ExpOl.bdf。图7新建文件保存图8文件名与工程名保持一致5、点击设计文件窗口上的Symbol Tool ”工具按钮，如图所示：。弹出组件浏览窗口。在窗口的Name文本框中输入“ xor”异或门，单击“ 0K”按钮。h AO 口I r-Symbol Tool圜 ExpOtbdf图9空白电路设计文档上的Symbol Tool按钮SysbolLibraries;Name；I* Repeabinsert madeI- I

8、n terr jymbol j； EjlockL Lsi.nth Mega?-/rs.drd Fu 目门MegaWizard Plug-lri Manager.3k ICancel图10组件浏览窗口6、这时的鼠标光标会变成异或门的样子，在电路图设计文件的空白处点击鼠标左键，就可以向设计文件中添加一个异或门，添加过程可以连续进行。如果点击键盘上的“Esc”按键，鼠标恢复到箭头图案，添加操作结束。7、用同样的办法，我们再向设计文件中添加两个“输入in put ”和一个“输出output ”组件。然后将电路连接如下图11所示。连线需要点击设计文件窗口的“Orthogonal Node Tool ”工

9、具按钮，然后在设计文件空白处，按下鼠标左键不松开，移动鼠标就可以将连线绘制出来，按照图11将添加的远件连接起来。可以通过双击组建弹出“Pin Propertis窗口，这个窗口可以对组建命名。这里讲异或门的输入端命名为“A、B”，输出端命名为“ Y”。| pfr raffi)e:pin namelMMiBiuaiBiuiaiBitaiBiMUiBiiaiviBJiaiBiKiiBiBJiaiBiiapini.wmO I 哉 FiltEdh VrirwAMigHfflttfM*卩怕曲詔呦ti&cSHlp e |Ej(poi eIH O 日PrtNfrzlr- bi闔 EKpm.bdl-Slart

10、Compilatkrnif卫HTsskiFl |匸斶姻AO口n 1亦B Apgjx - 尸LLL = *rrrr rH- - Pitttr New ”选项，打开新建文件窗口，选择Verification/Debugging Files-Vector Waveform File ”，再点击“ OK”按钮，创建一个波形仿真文件。NewSO PC Builder SystemS Design Files:AHDLFile-Block Diagrm/Schematic FileL- EDIF File:State Machine Filej - SstemVerilog HDL File-Tcl Sc

11、ript File； Verilog HDL FileVHDL FileS- Memory FilesHexadecimal (IntekFomat) File-Memory Inkializaticn FileE Verificaticn/Debugging Files:In-Sstem Sources and Probes FileLogic Aralpzef Interface File- - SigndTop III Logic Arwlyzer FileVector WarveJcxm FileS- Other FilesAHDL Include FileBlock Symbol F

12、ile； - Cham De$cnption File Snapsys Design Constraints File T ext File kCancel图14新建仿真文件10、点击菜单“ File-Save As”选项，将新建的仿真文件保存在工程目录中，注意：文件名要与工程名保持一致:ExpOl.vwf。图15保存仿真文件和工程名一致11、双击仿真文件的左侧空白区域，弹出“ Insert Node or Bus”窗口，再点击“ Node Finder”按钮弹出“ Node Finder” 窗口。在这个窗口的“ Filter ”中选择“ Pins： all”，然后，单击“ List ”按钮。

13、将“ Nodes Found ”框中列出的管脚 A 加入到右侧的“ Selected Nodes”框中。最后“ OK”按钮，得到如图19所示。?1 bdrInterval:E讨=Masler Time Bar:15.075Pointer-S50 p$14.23 nsStart-0 IlKpDI .YwfMasler Time Bar:id图16双击左侧空白区图 17 弹出 “ Insert Node or Bus ”窗口图18插入电路图中的输入和输出端图19选择A端点。12、用同样的办法添加 B和Y，得到如图20所示的效果。Master Time Bar:15.07!Value at15.08

14、 nsAA 011BA 1 jE2A X* I和*图20加入A、B、Y端点13、如图21所示，点选 A这一行，再点击左侧的按钮“Overwrite Clock ” 。在弹出的“ Clock ”窗口中将 A的“ Period”设置为1ns。同样的方式将 B设置为“ 2ns。15 OS HE甸矗英mM淮iNI狂疱莊X2晾j ns| PohlBr.150 psIntervet1493 nsStart:0 psEM1.0 MJ P5ns2D g ns30 p m1asTJTTLTrLHTLrLTrirJLrL-LrLnrLrLrLrLrLmrLrLrLrLirLrLrLrLrLTLrLmrLrL图21

15、加入A、B设置频率后的效果图22设置A的周期为1ns Start Compilation14、选择菜单栏的“ Processing”菜单项，首先点击“ Start Compilation ”进行编译，然后点击Generate Functional Simulation Netlist ”生成功能仿真网表，最后点击Simulator Tool ”画童归山毗01Tool弹出仿真工具窗口Proc电如ng Tools Window Help轴 Stop ProcessingCtrl + Shift+C Start Compilation 石 Analyze Current FileStartUpdat

16、e Memory【nitilization File 令匚ompilation ReportCtrl + L匚 trl+RStart Compilation and SimulationCtrl +Shift+ KGenerate Functional Simulation Netlist 眾 Start SimulationCtrl+1Simulation Qebug寻 Simulation ReportCtrl+Shift+R Compiler Tool Simulator Tool感 Classic Timing Analyzer Tool朋 PowerPlay Power Analyz

17、er ToolY SSN Analyzer Tool图 23 Processing 菜单15、在仿真工具窗口首先将仿真模式设置为“Function al”，再点击开始按钮得到仿真结果。 Simulator Tool|匸|1回lation (TKide: Functional&neMt& Finctional Simulation NetistAdd Multiple Files.Simulation input: E wpD1 .vwfSimulatiori period Rin smukliort until all vector stimuli 3 used厂 End simulation 或 |1 1SiTnulatiori options|7 AutofTHlicallp add pins to simulation output waveformsI- Check outputsWaveform Campriscn