基于D触发器的机械去抖动电路设计说明

1、师学院TIANSHUI NORMAL UNIVERSITY数字电子技术与逻辑设计设计报告题 目：基于D触发器的机械去抖动电路设计学院：电子信息与电气工程学院专业：电子信息工程班级：1 4级电信一班姓名： 王亮亮 汪小娟学号：2015 年 12 月 30 0目录1. 设计背景22. 设计要求23电路组成框图.34设计容4.4.1二选一门电路.4.4.2数字去抖动电路设计 54.3初值可预置型计数器设计.74.4 500HZ 和 1KHZ 的分频104. 58421 BCD 译码的 verilog 语言 134.6蜂鸣器 14.4. 7动态扫描计数器与位选，选择器.14.4. 8十六进制7段显示译

2、码器程序 155.整 体 设 计 电 路图.16&引脚分配情况177 调试178 实验心得体会189.参考文献18基于D触发器的机械去抖动电路设计1设计背景作为机械开关的键盘，在按键操作时，由于机械触点的弹性及电压突跳等原 因，在触点闭合或开启的瞬间会出现电压抖动。为保证按键触发的准确性， 在按键电压信号抖动的情况下不能进行状态输入。为此必须进行抖动处理。消抖部分的信号一般有硬件和软件两种方法。硬件就是加抖动电路，这样可 以从根本上解决按键抖动问题。还可以用可编程逻辑器件设计相应的逻辑和 时序电路，这里介绍一种使用D触发器构成的电路，能去除含电子抖动的任 意形式及几乎任意频率的信号，且能从电路

3、上控制输岀信号的脉宽。这是一 种更实用、功能更完善的电路。这种电路基本上就是滤波器，它可以将信号 中的毛刺、随机噪声信号或电子抖动信号都“滤除S只让真正的数据信号通 过此电路。总之就是将输入电平的杂波分量滤除，能准确的判断电平变换。 因此消除始终抖动是必要的2. 设计要求(1) 在Quartus | |下完成设计，根据课本第6章图640,设计一个机械键 去抖动电路(图中工作时钟CLK为几百HZ)。参照第8章图8-28所示的同步可 预置型计数器设计一个14进制计数器。计数器时钟端CLK接去抖动电路的 KEYOUT o(2) 当每一次按键，如果计数器只加1,表明去抖动电路良好；如果计数值增 加大于

4、1,表明键的抖动尚未消除。(3) 最终要能直观地比较出加抖动电路和没加去抖动电路的不同效果。3. 电路组成框图该电路只要有二选一门电路、初值可预置型14进制计数器、显示译码器.数码 管、500HZ的分频如下图所示。二选一门电路4. 设计容单个模块的设计4. 1二选一门电路该数据选择器有两个输出信号(A和B)和一个控制输入(S) 一个输出(OUT)o 当S为1的时候OUT选择A,当S为0的时候OUT选择B简单的表达具体化:输入输出SOUT1A0B输入输出ABsOUT00000101100011010010011010111111二选一门电路4. 2数字去抖动电路设计如图所示的电路由4个D触发器和

5、1个4输入与门构成。电路有一个工作时钟 CLKo 4个D触发器成同步时序方式，即将它们的时钟输入端都连在一起。工作 时与时钟同步工作，输入信号以移位串行方式向前传递。其信号输入口是 KEYOUT o分析此电路可以发现，其“滤波”功能的关键是这样的，当信号被串入电路后, 能在KEYOUT输出脉冲信号的条件是，必须在4个D触发器的输出端Q都同时 为1,次与门才输出高电平。由于干扰抖动信号是一群宽度狭窄的随机信号，在 串入时，很难十分整齐地同时使与门输出为1,而只有正常信号才足够的宽度通 过此电路，从而起到了 “滤除”的功能。如果增加D触发器的数量，可以一定程 度上提髙滤波性能。仿真结果如图所示rt

6、ide： TiringATiluc it0J*20 0 a* -MO M1W.0 m1G0.0 rtiSimulation WNwfs 咗M 盼 ThcBMIfteivdW 影Stat CLKWOJTJIIUUinnrnuLrun.4. 3初值可预置型计数器设计与其他类型计数器相比，计数初值可预置型计数器的适用面更宽。如图所示 译码器模块CNT4BIT余右面的4位锁存器构成了一个4为二进制计数器图中比较 器COMP2本质上就是一个4输入与门，功能是当计数值为1110时，输出一个高 电平进位信号，它控制多路选择器MUX4的数据通道的选择信号端S,当比较器 COMPF的输出端R为0即为低电平时4路

7、选择器MUX4会选通A0此后随着时钟连 续出现，进行正常的累计加数。旦计数器计到1110时，则输出端R为1即为 高电平。选择器会选通AU如果预置数不改变，则计数器将从初始值开始累计 加数。仿真结果如图所示M加血皈2加JjPohfc;Op?Infevat-202rps32J.0 nsMO.O dsSO.O nsl .K xsziii咻L輕2.2g2和20.2.2ts1C1ZBi3 SBB!s rI5S 7X50I3Bin j ! 卩3SB2M-SDllBl1 1W54010Ji_ rISIBi3 cHi0 XH2罷和 X5 hX? 18X9 UXB l：C：O K5 n ms J：9D；(B H

8、 on )012EBiIJUuULnHUn_图中元件CNT4BIT是由verilog源代码编写以下为其程序:1Smidu丄0 CISTTI 4(Or 1ST) ;2zLcpui七3:0C /3ou t zu t3 = 0Z;4xeq 3=053 JLwe ys (C)6u 曰 w w( CZ )74 JoOOOONC=4 F kOOOl ;84 f kOOOlTSTOOl.O 794 kOOlONV = 4 kOO 11;IO4 JoOOllZV=4 F fcO!OO ；114 f kO!OOISrOlO 1NO 1 1 OZV= F k=O 1 1 1 ;144 kOlllNV=4 F kl

9、OOO ;154 k0_000ZV = 4 lolOOl ;1 64 f tlOO XZV = 4 lol O IO ;174 f JolOlONC=4 felOll :184 f lolOllM11 O 1 ;2 O4 f JollOlZV=4 F fcOOOO ;214 f JoTLllOZV= 4 F JoOOOO 7224 f loll 1 XNV=4 r k 1 1 1 O ;2 3du wi2L 七MV=4 kOOOO ;24endueee25enciTn.oclui 1 e图中元件MUX4是由ver订og源代码编写以下为其程序:tnodule MUX4(S, A0r A1F B)

10、;input S;input 3:0 AO,Al; outpu七3:0B;reg 3:0 J B;always (SA AO,Alr B)case (S)1 fbl|1 1 bO:B=A1;:B=A0;default : B74 bllO1 :R=1bl ;8de fau丄七:R=1 bO ;9endorse.Oe gl dmo du 丄 e.14.4 500HZ和1 KHZ的分频50MHZTO4MHZ分频的verilog源代码以下为其程序011 module Hdlf_Int_Div(clkimclkout);/输入50MHz，输岀为4MHz2 input clkin;3 output cl

11、kout;4 reg clkoutrclkl;5 wire clk2;6 integer count;7 parameter N二12;8 xor xorl(clk2fclkin,clkl);/将输出2分频时钟clkl与clk2/13分频时钟相异或得到125分歩9 always (posedge clkout)/输出时钟2分频10 a begin11clkl=-clkl;12end13always 0 (posedge clk2 )/将时钟clk2 13分频14b begin15if(count=N)16begin count=0;clkout=l1bl;end17else18begin co

12、unt=count+rbl;clkout“ J J A Z， J S j J , 50MHZ TO 500HZ.iCLK_5WIHZr -i- r r CLK 50MHZ CLK 500HZ CLWJT ?*Y-rr-r vmst8CLK 1KHZ0ET, f * 二 CJCJKHZ4. 6 8421 BCD 译码的 verilog 语言3input 3:0 A;4output 3:()Xz Y;5reg 3 : 0 Xz Y;6always (A)7Scase (A)84 fBOOOOX, Y=8 7000 000 0 094BOOOlXz Y=81B00000001104 fB0010X,

13、Y=81B00000010-T114,B0011X,Y=81B00000011J124B0100XrY=81B00000100134,B0101XrY=8 fB00000101J144 OllOX,Y=8 fB00000110J154 OlllXzY=8 7000 00111f164 fB1000X,Y=8,B00001000彳174 fB1001Xz Y=81B00001001J184BIOIOX,Y=81B00010000J194 fB1011Y=81B00010001J204,B1100Y=8lB00010010i214 fB1101XZ Y=8EO0010011j224 fB1110X

14、,Y=8!B00010100z234BllllX,Y=8 OOOIOIOIJ24defaultX,Y=81BOOOOOOOOz25endcase26endmodule9*7丄2 S module DISPLAY (A,XrY)7封装可得如图所示A3 0)X(3 OJV3.QDISPLA Yinet164. 6蜂鸣器工作原理CO与1KHZ为进位输入，其中1KHZ相当于一个髙电平即为1,由CO 控制蜂鸣器，使低电平时蜂鸣器报警。1KHZCOBEEP1011104. 7动态扫描计数器与位选，选择器4. 8如下位十六进制7段显示译码器程序1Q lodijle cl i splay decoder (d

15、z seg) ; M2innut 3,01 d:/4侍一讲和数3output 7:0 seg; /8位段福dpg f e d c b a4reg 7:01 seg;5always (d)6ecase (d)/七段译码741h0:seg=8rhc0;/显示0841hl:seg=8rhf9;/显示194,h2:seg=8rha4;/显示2104h3：5eg=8rhb0;/显示31141h4:seg=8rh99;/显示41241h5:seg=8rh92;/显示5134h6:seg=8rh82;/显示61441h7:seg=8rhf8;/显示71541h8:seg=8rh80;/显示81641h9:s

16、eg=8rh90;/显示9174ha:seg=8588;/显示a184hb:seg=8rh83;/显示b194he:seg=81hc6;/显示c2041hd:seg=8rhal;/显示d2141he:seg=8rh86;/显示巳2241hf:seg=8rh8e;/显示f23default: seg= 81hff;24endcase25endmodule265.整体设计电路图原理；该电路是由二选一门电路、初值可预置型14进制计数器、显示译 码器、数码管、500HZ的分频组成的。拨码开关控制抖动电路，当拨码开关为1 时，二选一门电路会选通加抖动的电路当每按一次键可预置型计数器计数值只增 加1,门电

17、路会选通没加抖动的电路当每按一次键可预置型计数器计数值增加大 于1。可预置计数器人为规定初值，比如说4,当每一次进位后它从4开始依次 增加。当增加到13时，给输入一个按键就会进位，此时数码管上会显示初值4. 蜂鸣器也会此时报警。从计数器岀来的计数值会通过总线输岀段码显示在数码管 上。.测试中出现的问題刚开始时选通两位数码管显示时，数码管出现同样的两个数。解决方法是用verilog编写了一个程序，图4. 6所示，把它放在显示译码器模块 之前就解决了两位一样的情况。6-引脚分配情况7.调试在设计中毫无疑问，会遇到许多问题，这就需要不断的调试，通过实践反复的测 试，结合理论，不断改善，才能得到预期的

18、结果Flow StatusQuartus II VersionRevision NameTop-level Entity NameFamilyDeviceTiming ModelsMet timing requirementsTotal logic elementsTotal combinational functionsDedicated logic registersTotal registersTotal pinsTotal virtual pinsTotal memory bitsEmbedded Multiplier 9bit elementsTotal PLLsSuccessful - Mon Jan 04 21:30:38 2016 9.0 Build 132 02/25/2009 SJ Full Version CNT14T0PCNT14T0PCyclone IIEP2C8