计算机组成原理第四章作业答案(终板)

1、第四章作业答案 4、1 解释概念：主存、辅存，Cache, RAM, SRAM, DRAM, ROM, PROM ,EPROM ,EEPROM CDROM, Flash Memory、 解:1主存:主存又称为内存，直接与CPU交换信息。 2辅存:辅存可作为主存得后备存储器 ，不直接与CPU交换信息，容量比主存大，速度比主 存慢。 3 Cache: Cache缓存就是为了解决主存与CPU得速度匹配、提高访存速度得一种存储 器。它设在主存与 CPU之间，速度比主存快，容量比主存小，存放CPU最近期要用得信息。 4 RAM; RAM就是随机存取存储器，在程序得执行过程中既可读出信息又可写入信息。 5

2、 SRAM:就是静态RAM,属于随机存取存储器，在程序得执行过程中既可读出信息又可 写入信息。靠触发器原理存储信息，只要不掉电，信息就不会丢失。 6 DRAM 就是动态RAM,属于随机存取存储器，在程序得执行过程中既可读出信息又可 写入信息。靠电容存储电荷原理存储信息，即使电源不掉电，由于电容要放电，信息就会丢失， 故需再生。 7 ROM:就是只读存储器，在程序执行过程中只能读出信息，不能写入信息。 8 PROM:就是可一次性编程得只读存储器。 9 EPROM 就是可擦洗得只读存储器，可多次编程。 10 EEPROM:即电可改写型只读存储器，可多次编程。 11 CDROM 即只读型光盘存储器。

3、 12 Flash Memory 即可擦写、非易失性得存储器。 4、3存储器得层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些 层次？ 答:存储器得层次结构主要体现在Cache主存与主存一辅存这两个存储层次上。 Cache主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行得效果分 析,CPU访存速度加快，接近于Cache得速度，而寻址空间与位价却接近于主存。 主存一辅存层次在存储系统中主要起扩容作用，即从程序员得角度瞧，她所使用得存储器 其容量与位价接近于辅存，而速度接近于主存。 综合上述两个存储层次得作用，从整个存储系统来瞧，就达到了速度快、容量大、位价低 得优化

4、效果。 主存与Cache之间得信息调度功能全部由硬件自动完成。而主存一辅存层次得调度目 前广泛采用虚拟存储技术实现，即将主存与辅存得一部份通过软硬结合得技术组成虚拟存储 器,程序员可使用这个比主存实际空间(物理地址空间)大得多得虚拟地址空间(逻辑地址空间) 编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间得转换。 因此，这两个层次上得调度或转换操作对于程序员来说都就是透明得。 4、 6、某机字长为32位，其存储容量就是64KB,按字编址其寻址范围就是多少？若主存以 字节编址，试画出主存字地址与字节地址得分配情况。 解:存储容量就是64KB时， (1) 按字节编址得寻址

5、范围就就是64KB、 (2) 按字寻址范围 =64K X 8 / 32=16K字 按字节编址时得主存地址分配图如下： 65528 65532 字地址字节地址 讨论： 1 在按字节编址得前提下，按字寻址时，地址得位数仍为 16位,即地址编码范围仍为 064K1,但字（数）空间为16K字，字地址不连续。 2、 字寻址得单位为 ：字,不就是 B（字节） 4、 (2) 模块板总数 =256K 8 / 32K 8 = 8 块; (3) 板内片数=32K 8 位 / 4K 4 位=8 2 = 16 片； (4) 总片数=16片 8 = 128片； (5) CPU通过最高3位地址译码选板，次高3位地址译码选

6、片。地址格式分配如下： 17 3151431211120 II I I 4、15设CPU共有16根地址线,8根数据线，并用/MREQ(低电平有效)作访存控制信 号,R/W作读/写命令信号(高电平为读，低电平为写)。现有这些存储芯片： ROM(2K 8 位,4K 4 位,8K 8 位),RAM(1K 4 位,2K 8 位,4K 8 位)，及 74138 译码 器与其她门电路(门电路自定)。 试从上述规格中选用合适得芯片，画出CPU与存储芯片得连接图。要求如下： (1) 最小4K地址为系统程序区，409616383地址范围为用户程序区； (2) 指出选用得存储芯片类型及数量； (3) 详细画出片选

7、逻辑。 解： (1) 最小4K地址为系统程序区，409616383地址范围为用户程序区； (2) 指出选用得存储芯片类型及数量； (3) 详细画出片选逻辑。 解 :(1)地址空间分配图： 系统程序区(ROM 共 4KB):0000H0FFFH 用户程序区(RAM 共 12KB):409616383(D) 1,0000,0000,000011,1111,1111,1111(B) 1000H3FFFH。 |彳反d也 加二丿十111:!止丿十 内;I也址I (2):ROM:4K 4 位:2 片;(位扩展) RAM:4K 8位:3片;(字扩展) 选片:ROM:选择4KX4位芯片2片,位并联 RAM:选

8、择4K8位芯片3片,字串联(RAM1 地址范围为：1000H仆FFH,RAM2 地址范围为 2000H2FFFH, RAM3 地址范围为：3000H3FFFH） A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ROM1,2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 RAM1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 RAM2 0 0 1 0 0 0 0 0 0 0

9、0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 RAM3 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 CPU与存储器连接逻辑图及片选逻辑如下图（1）所示: 图（1） （注:修改 A15 接/G2A,/ MREQ 接/G2B, G1 接高电平（VCC） !） 4、17、 写出1100、1101、1110、1111对应得汉明码。（配偶原则） 解:有效信息均为n=4位,假设有效信息用b4b3b2b1表示 校验位位数k=3位,（2k=n+k+1） 设校验位分别为 c1、c2、c4

10、,则汉明码共4+3=7位，即:c1c2b4c4b3b2b1 校验位在汉明码中分别处于第1、2、4位 c仁b4 b3 b1 c2=b4 b2 b1 c4=b3 b2 b1 当有效信息为1100时,c1c2c4=011,汉明码为。 当有效信息为1101时,c1c2c4=100,汉明码为。 当有效信息为1110时,c1c2c4=000,汉明码为。 当有效信息为1111时,c1c2c4=111,汉明码为1111111。 4、18、已知收到得汉明码（按配偶原则配置）为、，检查上述代码就是否出错？第几位 出错？ 解:假设接收到得汉明码为：C1c2b4c4b3b2b1 纠错过程如下 : P1=c1 b4 b

11、3 bl P2=c2 b4 b2 bl P4=c4 b3 b2 bl 如果收到得汉明码为 如果收到得汉明码为 如果收到得汉明码为 如果收到得汉明码为 ,则 p4p2p1 =1 1 0,说明代码有错 ，则p4p2p1=111,说明代码有错 ,则 p4p2p1 =01 1 ,说明代码有错 ，则p4p2p1=100，说明代码有错 ，第 6位（b2）出错,有效信息为：0110 ，第7位（b1）出错,有效信息为:0110 ，第 3位（b4）出错，有效信息为：1000 ，第 4位（c4）出错，有效信息为:0001 4、 19 (1) (4) 解: 已知接收到下列汉明码 ，分别写出它们所对应得欲传送得代码。

12、 1100000（按偶性配置 ） 0011001（按奇性配置 ） （1）（按配偶性 ） 注意:按偶配置，检测时，Pi=0正确，代表本小组（gi）得1得个数为偶数。 Pi=1 错误 如果收到得汉明码为 ， 则p4p2p1=011,说明代码有错，第3位（b4）出错，有效信息为：1000 （4）（按奇配置 ） 则 :p4p2p1=000 注意:按奇配置,检测时，Pi=0错误，代表本小组（gi）得1得个数不为奇数个1 Pi=1正确代表本小组（gi）得1得个数为奇数个1（正确） 为了定位 ，可取反 p4p2p1=/0/0/0=111 即第 7位出错 ，有效信息为 :1000 4、 25什么就是程序访问得

13、局部性？存储系统中哪一级采用了程序访问得局部性原 理。 答:局部性访问原理就是指程序执行时对存储器得访问就是不均匀得，这就是由于指 令与数据在主存得地址分布不就是随机得，而就是相对得集中 （簇聚 ）。 存储系统得缓存主存级与主存辅存级都用到程序访问得局部性原理。对缓存主存 级而言 ，把 CPU 最近期执行得程序放在容量较小 ，速度较高得缓存中。对主存辅存级而言，把 程序中访问频度高 ，比较活跃得部分放在主存中 ，这样既提高了访存得速度又扩大了存储器得 容量。 4、26计算机中Cache得作用就是什么？能不能把 Cache扩大,最后取代主存，WHY? 答:Cache得作用就是提高访存速度。当 C

14、ache容量达到一定值时，命中率不因容量得增大而 明显提高，而且Cache成本价高,所以不能取代主存。 4、25（补充卜Cache做在CPU芯片内有什么好处？将指令Cache与数据Cache分开又 有什么好处？ 答:Cache做在CPU芯片内主要有下面几个好处 ： 1）可提高外部总线得利用率。因为Cache在CPU芯片内,CPU访问Cache时不必占用外 部总线。 2）Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存得信息传输，增 强了系统得整体效率。 3）可提高存取速度。因为Cache与CPU之间得数据通路大大缩短，故存取速度得以提高。 将指令Cache与数据Cache分

15、开有如下好处： 1）可支持超前控制与流水线控制 ，有利于这类控制方式下指令预取操作得完成。 2）指令Cache可用ROM实现，以提高指令存取得可靠性。 3）数据Cache对不同数据类型得支持更为灵活，既可支持整数（例32位），也可支持浮点数 据（如64位）。 4、28、设主存容量为 256K字,Cache容量为2K字,块长为4。 （1）设计Cache地址格式,Cache中可装入多少块数据？ （2）在直接映射方式下，设计主存地址格式。 （3）在四路组相联映射方式下，设计主存地址格式。 （4）在全相联映射方式下，设计主存地址格式。 （5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下

16、主存得地址格式。 解： （1） Cache 容量 2K 字=211 字 （Cache 地址 11 位） 块长4字4=22字 Cached包含得块数=Cache容量/块长 =211/22 =29块 Cache字块地址 9 字块内地址 2 （2）在直接映射方式下，设计主存地址格式 主存容量 256K字=218字（主存地址18位） 主存包含得块数：218/22=216块 主存字块标记=主存地址长度Cache地址长度=181仁7位 主存字块标记 Cache字块地址 字块内地址 7 9 2 （3）在四路组相联映射方式下，设计主存地址格式 四路组相联= 每组4块=r=2（4块=22） Cache可分得组数

17、=29/22 = 27 =q=7 （组地址需要7位） 主存字块标记=主存地址长度组地址长度字块内地址（b）=1872=9位 主存字块标记 组地址 字块内地址 9 7 2 在全相联映射方式下，设计主存地址格式： 主存字块标记=主存地址长度 字块内地址（b）=182=16位 主存字块标记 16 字块内地址 2 同理:若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存得地址格式。 Cache 容量 2K 字=211 *32/8=2 13 （Cache 地址 13 位） 每个块容量=4*32/8=16字节（块内地址需4位） Cache包含得块数:2K字/4字=29块 Cache字块地址

18、9 字块内地址 4 （1）在直接映射方式下，设计主存地址格式 主存容量 256K字=218字=218 *32/8=220字节 （主存字节地址 20位） 每个块容量=4*32/8=16字节（块内地址需4位） 主存包含得块数:218/22 =216块 主存字块标记=主存地址长度 Cache地址长度=2049=7位 主存字块标记 7 Cache字块地址 9 字块内地址 4 （2）在四路组相联映射方式下，设计主存地址格式 四路组相联=每组4块=r=2(4块=22) Cache可分得组数=29/22 = 27 =q=7(组地址需要7位) 主存字块标记=主存地址长度组地址长度字块内地址(b)=2074=9

19、位 主存字块标记 9 组地址 7 字块内地址 4 (3)在全相联映射方式下，设计主存地址格式： 主存字块标记=主存地址长度字块内地址(b)=204=16位 主存字块标记 16 字块内地址 4 4、 32、设某机主存容量为 4MB,Cache容量为16KB,每字块有8个字，每字32位，设计一个 四路组相联映射(即Cache每组内共有4个字块)得Cache组织。 (1) 画出主存地址字段中各段得位数； (2) 设Cache得初态为空,CPU依次从主存第0、1、289号单元读出90个字(主存一次读 出一个字),并重复按此次序读 8次,问命中率就是多少？ 若Cache得速度就是主存得 6倍试问有Cac

20、he与无Cache相比,速度约提高多少倍？ 解：(1)由于容量就是按字节表示得，则主存地址字段格式划分如下： 1. 主存容量为4MB=222B(主存字节地址共22位) 2. Cache容量为 16KB=214B(Cache 字节地址 14 位) 3. 每字块有8个字，每字32位,=8*32/8=25(块内字节地址 5位) 4. 四路组相联映射(即Cache每组内共有4个字块) 5. Cache 包括得块数=214B/8*32=2 9 个 6. Cache得组数=29 / 4 =27组(组地址为7位) 7. 主存字块标记= 主存地址长度组地址长度字块内地址(b)=2275=10位 主存字块标记 10 组地址 7 字块内地址 5 (2)由于题意中给出得字地址就是连续得，故(1)中地址格式得最低 2位不参加字得读出操作。 当主存读0号字单元时，每字块有8个字,将主存0号字块(07)调入Cache(0组0号块),主存 读8号字单元时，将1号块(815)调入Cache(1组0号块) 主存读89号单元时,将11号块 (8889)调入 Cache(11 组 0 号块)。 共需调90/8 =12次,就把主存中得 90个字调入Cache。除读第1遍时CPU需访问主 存12次外，以