数字逻辑欧阳星明第四版第七章中规模集成电路的应用

1、第第 七七 章章 中规模通用集成电路及其应用中规模通用集成电路及其应用 2 本章知识要点：本章知识要点： 熟悉常用中规模通用集成电路的逻辑符号、基本熟悉常用中规模通用集成电路的逻辑符号、基本 逻辑功能、外部特性和使用方法；逻辑功能、外部特性和使用方法； 用常用中规模通用集成电路作为基本部件，恰当用常用中规模通用集成电路作为基本部件，恰当 地、灵活地、充分地利用它们完成各种逻辑电路地、灵活地、充分地利用它们完成各种逻辑电路 的设计，有效地实现各种逻辑功能。的设计，有效地实现各种逻辑功能。 3 l中规模通用集成电路概述中规模通用集成电路概述 l常用中规模组合逻辑电路常用中规模组合逻辑电路 l常用中

2、规模时序逻辑电路常用中规模时序逻辑电路 l常用中规模信号产生与变换电路常用中规模信号产生与变换电路 4 1. 1. 集成电路分类集成电路分类 SSISSI（Small Scale IntegrationSmall Scale Integration） MSIMSI（Medium Scale IntegrationMedium Scale Integration） LSILSI（Large Scale IntegrationLarge Scale Integration） VLSIVLSI（Very Very LargeLarge Scale IntegrationScale Integrati

3、on） 或或SLSISLSI（Super Super LargeLarge Scale IntegrationScale Integration ） 器件的 集成 逻辑部 件的集 成 数字子系统或整个数字 系统的集成 5 2. MSI2. MSI、LSILSI与与SSISSI相比，具有以下优点相比，具有以下优点 （1 1）体积缩小）体积缩小 （2 2）功耗低、速度快）功耗低、速度快 （3 3）可靠性高）可靠性高 （4 4）抗干扰能力强）抗干扰能力强 （5 5）易于设计、调试和维护）易于设计、调试和维护 6 3. 3. 设计设计MSIMSI应考虑的问题应考虑的问题 （1 1）通用性（可以实现多种

4、功能）通用性（可以实现多种功能） （2 2）能自扩展）能自扩展 （3 3）具有兼容性）具有兼容性 （4 4）封装电路的功耗小）封装电路的功耗小 （5 5）向输入信号索取电流要小）向输入信号索取电流要小 （6 6）充分利用封装的引线）充分利用封装的引线 7 iiiiii BACBAC 1 )( 使用最广泛的中规模组合逻辑集成电路有二进制并行加 法器、译码器、编码器、多路选择器和多路分配器等。 7.2.1 7.2.1 加法器加法器 全加：全加： 每位二进制相加时，除了本位相加外，还每位二进制相加时，除了本位相加外，还 要考虑相要考虑相 邻低位的进位值，这种运算称邻低位的进位值，这种运算称 之为之为

5、“全加全加”。 1 iiii CBAS 8 多位二进制的加法器可以用多位二进制的加法器可以用1 1位二进制的全加器实现位二进制的全加器实现 加法器的分类：加法器的分类： 串行加法器串行加法器 并行加法器并行加法器 串行进位（并行）加法器串行进位（并行）加法器 超前进位（并行）加法器超前进位（并行）加法器 9 1. 1. 串行进位（并行）加法器串行进位（并行）加法器 由全加器级联构成，高位的进位输入依赖于低位的 进位输出。进位信号逐级传递。 缺点：缺点：运算速度较慢，而且位数越多，速度就越低。运算速度较慢，而且位数越多，速度就越低。 10 如何提高加法器的运算速度如何提高加法器的运算速度? ?

6、必须设法减小或去除由于进位信号逐级传送所花费的 时间，使各位的进位直接由加数和被加数来决定，而 不需依赖低位进位。根据这一思想设计的加法器称为 超前进位超前进位( (又称先行进位又称先行进位) )二进制并行加法器。二进制并行加法器。 四位二进制并行加法器的构成思想如下：四位二进制并行加法器的构成思想如下： 2 2超前进位二进制并行加法器：超前进位二进制并行加法器：根据输入信号同时形成 各位向高位的进位，然后同时产生各位的和。通常又称为先先 行进位二进制并行加法器行进位二进制并行加法器或者并行进位二进制并行加法器并行进位二进制并行加法器。 典型芯片有四位二进制并行加法器74283。 由全加器的结

7、构可知， 第i位全加器的进位输出函数表 达式为 ii1iii 1iii1iii1iii1iiii BAC)BA( CBACBACBACBAC 当 i=1、2、3、4时，可得到4位并行加法器各位的进位 输出函数表达式为： 令（进位传递函数）令（进位传递函数） （进位产生函数）（进位产生函数） 则有则有 iii PBA iii GBA iiii GCPC 1 1011 GCPC 2120122122 GGPCPPGCPC 32312301233233 GGPGPPCPPPGCPC 4342341234012344344 GGPGPPGPPPCPPPPGCPC 由于C1C4是Pi、Gi和C0的函数，

8、即C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0) ),而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1C4。 通常将根据Pi、Gi和C0形成C1C4的逻辑电路称为先行进位发生器。先行进位发生器。 三、四位二进制并行加法器的外部特性和逻辑符号三、四位二进制并行加法器的外部特性和逻辑符号 图中，A4、A3、A2、A1 - 二进制被加数； B4、B3、 B2、B1 - 二进制加数； F4、 F3、 F2、 F1 -相加产生的和数； C C0 0 -来自低位的进位输入； FCFC4 4 -向高位的进位输出。 二进制并行加法器除实现二进制加法运

9、算外，二进制并行加法器除实现二进制加法运算外， 还可实现代码转换、二进制减法运算、二进制乘还可实现代码转换、二进制减法运算、二进制乘 法运算、十进制加法运算等功能。法运算、十进制加法运算等功能。 四、应用举例四、应用举例 15 例例7.1 7.1 用四位二进制并行加法器设计一个将用四位二进制并行加法器设计一个将8421BCD8421BCD码转码转 换成余换成余3 3码的代码转换器。码的代码转换器。 解：根据余解：根据余3 3码的定义，余码的定义，余3 3码是由码是由8421BCD8421BCD码加码加 3 3形成的。形成的。 8421码 0 0 1 1 余余3 3码码 “0” 例例7.2 7.

10、2 用4位二进制并行加法器设计一个4位二进制并行 加法/减法器。 解解分析：分析：根据问题要求，设减法采用补码运算，并令令 A = a4a3a2a1 - 为被加数(或被减数)； B = b4b3b2b1 - 为加数(或减数)； S = s4s3s2s1 - 为和数(或差数)； M-为功能选择变量.当M=0时，执行A+B； 当M=1时，执行A-B。 由运算法则可归纳出电路功能为： 当M=0时，执行 a4a3a2a1+b4b3b2b1+ 0(A+B) 当M=1时，执行 a4a3a2a1+ 1(A-B) 1234bbbb 可用一片可用一片4 4位二进制并行加法器和位二进制并行加法器和4 4个异或门实

11、现上述逻个异或门实现上述逻 辑功能。辑功能。 具体实现：具体实现： 将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1 输入端，4位二进制数 b4b3b2b1 分别和M异或后加到并行加 法器的 B4B3B2B1 输入端。并将M同时加到并行加法器的 C0 端。 M=0: A=0: Ai i=a=ai i ,B,Bi i=b=bi i , C , C0 0=0=0 实现实现a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 ( + 0 (即即A+B)A+B)； M=1: A=1: Ai i=a=ai i,B,Bi i=

12、 , C= , C0 0=1=1， 实现实现 a a4 4a a3 3a a2 2a a1 1+ + 1+ 1（即（即A-BA-B）。）。 i b 1234 bbbb 实现给定功能的逻辑电路图如下：实现给定功能的逻辑电路图如下： 19 7.2.2 7.2.2 译码器和编码器译码器和编码器 译码器(Decoder)和编码器(Encoder)是数字系统中广泛 使用的多输入多输出组合逻辑部件。 对具有特定含义的输入代码进行对具有特定含义的输入代码进行“翻译翻译”， 将其转换成相应的输出信号。将其转换成相应的输出信号。 一、译码器一、译码器 功能功能 译码器译码器 类型类型 码制变换译码器码制变换译码

13、器 二进制译码器二进制译码器 二二- -十进制译码器十进制译码器 数字显示译码器数字显示译码器 20 1 1、码制变换译码器、码制变换译码器 功能：将一种码制变换成另一种码制。功能：将一种码制变换成另一种码制。 例如：将例如：将4 4位二进制码位二进制码B B3 3B B2 2B B1 1B B0 0变换为变换为GrayGray码码G G3 3G G2 2G G1 1G G0 0。 iii BBG 1 21 1 1、二进制译码器、二进制译码器 能将n个输入变量变换成2n个输出函数，且输出函数与输 入变量构成的最小项具有对应关系的一种多输出组合逻 辑电路。 特特 点点 二进制译码器一般具有二进制

14、译码器一般具有n n个输入端、个输入端、2 2n n个个 输出端和一个输出端和一个( (或多个或多个) )使能输入端；使能输入端； 使能输入端为有效电平时，对应每一组输使能输入端为有效电平时，对应每一组输 入代码，仅一个输出端为有效电平，其余输出入代码，仅一个输出端为有效电平，其余输出 端为无效电平。端为无效电平。 有效电平可以是高电平有效电平可以是高电平( (称为高电平译码称为高电平译码) )， 也可以是低电平也可以是低电平( (称为低电平译码称为低电平译码) )。 22 （1 1）2-42-4译码器设计原理译码器设计原理 23 （2 2）3-83-8译码器设计译码器设计 方案方案1 1：用

15、与非门实现：用与非门实现 方案方案2 2：用：用2-42-4译码器扩展译码器扩展 24 常见的常见的MSIMSI二进制译码器有二进制译码器有2-42-4线线(2(2输入输入4 4输出输出) )译码器、译码器、3-3- 8 8线线(3(3输入输入8 8输出输出) )译码器和译码器和4-164-16线线(4(4输入输入1616输出输出) )译码器等。译码器等。 图图(a)(a)、(b)(b)所示分别是所示分别是7413874138型型3-83-8线译码器的管脚排列图线译码器的管脚排列图 和逻辑符号。和逻辑符号。 （3 3）典型芯片）典型芯片 图中，图中， A A2 2、A A1 1、A A0 0

16、- - 输入端；输入端； - - 输出端；输出端； - - 使能端。使能端。 70Y Y 32 1 S、S 、S 25 7413874138译码器真值表译码器真值表 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

17、 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 0 0 0 01 0 0 0 0 1 0 0 0 11 0 0 0 1 1 0 0 1 01 0 0 1 0 1 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 d d d d 0 d d d d d 1 d d d d 1 d d d 输输

18、 出出 输输 入入 S S1 1 A A2 2 A A1 1 A A0 0 32 SS 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y 可见可见，当，当 时，无论时，无论A A 2 2 、A A 1 1 和和A A 0 0 取何值，输出取何值，输出 中有且仅有一个为中有且仅有一个为0(0(低电平有效低电平有效) )，其余都是，其余都是1 1。 0 Y 7 Y 0SS , 1S 32 1 26 二进制译码器在数字系统中的应用非常广泛，计算机二进制译码器在数字系统中的应用非常广泛，计算机 系统的典型应用如实现存储器的地址译码、控制器中系统的典型应用如实现存储器的地址译码、控制器中

19、的指令译码。的指令译码。 除此之外，在数字系统中还可以用译码器实现各种组除此之外，在数字系统中还可以用译码器实现各种组 合逻辑电路。合逻辑电路。 27 例例7.57.5 用译码器用译码器7413874138和适当的与非门实现全减器的功能。和适当的与非门实现全减器的功能。 全减器：全减器：能实现对被减数、减数及来自相邻低位的借位进能实现对被减数、减数及来自相邻低位的借位进 行减法运算，产生本位差及向高位借位的逻辑电路。行减法运算，产生本位差及向高位借位的逻辑电路。 差差D Di i 向高位向高位 借位借位G Gi i 全全 减减 器器 被减数被减数A Ai i 减数减数B Bi i 低位借位低位

20、借位G Gi-1 i-1 解：解：设被减数用设被减数用A Ai i表示、减数用表示、减数用B Bi i表示、来自低位的借位表示、来自低位的借位 用用G Gi-1 i-1表示、差用 表示、差用D Di i表示、向相邻高位的借位用表示、向相邻高位的借位用G Gi i表示。表示。 28 全减器真值表全减器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 输输

21、 出出 D Di i G Gi i 输输 入入 A Ai i B Bi i G Gi-1i-1 输输 出出 D Di i G Gi i 输输 入入 A Ai i B Bi i G Gi-1i-1 由真值表可写出差数由真值表可写出差数D Di i和借位和借位G Gi i的逻辑表达式为：的逻辑表达式为： 742174211iiii mmmmmmmm)G,B,A(D 732173211iiii mmmmmmmm)G,B,A(G 根据全减器的功能，可得到全减器的真值表如下表根据全减器的功能，可得到全减器的真值表如下表 所示。所示。 29 例例7.6 7.6 用译码器和与非门实现逻辑函数用译码器和与非门

22、实现逻辑函数 ( , ,)(2,4,6,8,10,12,14)F A B C Dm 30 3 3二二- -十进制译码器十进制译码器 功能：功能：将将4 4位位BCDBCD码的码的1010组代码翻译成组代码翻译成1010个十进制数字符号对应的输出信号。个十进制数字符号对应的输出信号。 例如，常用芯片例如，常用芯片74427442是一个将是一个将84218421码转换成十进制数字的译码器，芯码转换成十进制数字的译码器，芯 片引脚图和逻辑符号如下。片引脚图和逻辑符号如下。 该译码器的输出为低电平有效。其次，对于该译码器的输出为低电平有效。其次，对于84218421码中不允许出现的码中不允许出现的6

23、6个个 非法码非法码(1010(10101111)1111)，译码器输出端，译码器输出端 均无低电平信号产生，即均无低电平信号产生，即 译码器对这译码器对这6 6个非法码拒绝翻译。个非法码拒绝翻译。 0 Y 9 Y 31 功能功能: :数字显示译码器是驱动显示器件数字显示译码器是驱动显示器件( (如荧光数码管、如荧光数码管、 液晶数码管等液晶数码管等) )的核心部件，它可以将输入代码转换成相应数的核心部件，它可以将输入代码转换成相应数 字，并在数码管上显示出来。字，并在数码管上显示出来。 4 4数字显示译码器数字显示译码器 常用的数字显示译码器有器七段数字显示译码器和八段常用的数字显示译码器有

24、器七段数字显示译码器和八段 数字显示译码器。数字显示译码器。 例如，中规模集成电路例如，中规模集成电路74LS4774LS47，是一种常用的七段显示，是一种常用的七段显示 译码器，该电路的输出为低电平有效，即输出为译码器，该电路的输出为低电平有效，即输出为0 0时，对应字时，对应字 段点亮；输出为段点亮；输出为1 1时对应字段熄灭。时对应字段熄灭。该译码器能够驱动七段显该译码器能够驱动七段显 示器显示示器显示0 01515共共1616个数字的字形。输入个数字的字形。输入A A3 3、A A2 2、A A1 1和和A A0 0接收接收4 4 位二进制码，输出位二进制码，输出Q Qa a、Q Qb

25、 b、Q Qc c、Q Qd d、Q Qe e、Q Qf f和和Q Qg g分别驱动七段分别驱动七段 显示器的显示器的a a、b b、c c、d d、e e、f f和和g g段。段。 ( (教材中给出的教材中给出的74LS4874LS48的输出为高电平有效。的输出为高电平有效。) ) 32 二、编码器二、编码器 功能：功能：编码器的功能恰好与译码器相反，是对输入信 号按一定规律进行编排，使每组输出代码具有其特定 的含义。 类型类型 二-十进制编码器(BCD码编码器) 优先编码器 1 1二二- -十进制编码器十进制编码器 (1) (1) 功能：功能：将十进制数字09分别编码成4位BCD码。 这种

26、编码器由10个输入端代表10个不同数字，4个输出 端代表相应BCD代码。结构框图如下： (2)(2)结构框图结构框图 二十进制编码器 0 9 BCD码 注意：注意：二-十进制编 码器的输入信号是互斥的， 即任何时候只允许一个输 入端为有效信号。 最常见的有8421码编码器，例如，按键式8421码编码器。 2 2优先编码器优先编码器 (1) (1) 功能：功能：识别输入信号的优先级别，选中优先级别 最高的一个进行编码，实现优先权管理。 优先编码器是数字系统中实现优先权管理的一个重要 逻辑部件。它与上述二-十进制编码器的最大区别是，优先优先 编码器的各个输入不是互斥的，它允许多个输入端同时为编码器

27、的各个输入不是互斥的，它允许多个输入端同时为 有效信号。有效信号。 优先编码器的每个输入具有不同的优先级别，当多个 输入信号有效时，它能识别输入信号的优先级别，并对其 中优先级别最高的一个进行编码，产生相应的输出代码。 (2) (2)典型芯片：典型芯片：MSI优先编码器74LS148 。 多路选择器和多路分配器是数字系统中常用的中规模多路选择器和多路分配器是数字系统中常用的中规模 集成电路。其基本功能是完成对多路数据的选择与分配、集成电路。其基本功能是完成对多路数据的选择与分配、 在公共传输线上实现多路数据的分时传送。此外，还可完在公共传输线上实现多路数据的分时传送。此外，还可完 成数据的并串

28、转换、序列信号产生等多种逻辑功能以及实成数据的并串转换、序列信号产生等多种逻辑功能以及实 现各种逻辑函数功能。现各种逻辑函数功能。 多路选择器多路选择器( (Multiplexer)又称数据选择器或多路开关， 常用MUX表示。它是一种多路输入、单路输出的组合逻辑电多路输入、单路输出的组合逻辑电 路路。 一、多路选择器一、多路选择器 7.2.3 7.2.3 多路选择器和多路分配器多路选择器和多路分配器 1 1逻辑特性逻辑特性 (1) (1) 逻辑功能：逻辑功能：从多路输入中选中某一路送至输出端， 输出对输入的选择受选择控制量控制。通常，一个具有2n路 输入和一路输出的多路选择器有n个选择控制变量

29、，控制变 量的每种取值组合对应选中一路输入送至输出。 (2) (2) 构成思想构成思想 多路选择器的构成思想相当于一个单刀多掷开关，即 输入 输出 D0 D1 Dn-1 F 37 由选择控制信号（或称为地址）决定选择哪路数据输出。 如四选一数据选择器： D D0 0 D D1 1 D D2 2 D D3 3 F F A A B B E E 3210 ABDEDBAEBDAEDBAEF 0, 1)1 (FE 3210 , 0)2(ABDDBABDADBAFE 38 用四选一数据选择器扩展为八选一的数据选择器 D D0 0 D D1 1 D D2 2 D D3 3 F F A A B B E E

30、D D0 0 D D1 1 D D2 2 D D3 3 F F A A B B E E D D0 0 D D1 1 D D2 2 D D3 3D D4 4 D D5 5 D D6 6 D D7 7 A A2 2 1 1 1 1 F F A A0 0 A A1 1 39 2 2典型芯片典型芯片 常见的常见的MSIMSI多路选择器有多路选择器有4 4路选择器、路选择器、8 8路选择器和路选择器和1616路选路选 择器。择器。 (1) (1) 四路数据选择器四路数据选择器7415374153 图图(a)(a)、(b)(b)是型号为是型号为7415374153的双的双4 4路选择器的管脚排列图路选择器

31、的管脚排列图 和逻辑符号。该芯片中有两个和逻辑符号。该芯片中有两个4 4路选择器。其中，路选择器。其中，D D0 0D D3 3为数为数 据输入端；据输入端；A A1 1、A A0 0为选择控制端；为选择控制端；Y Y为输出端；为输出端；G G为使能端。为使能端。 40 (2)(2)四路数据选择器四路数据选择器7415374153的功能表的功能表 7415374153的的功能表功能表 D0 D1 D2 D3 D0 d d d d D1 d d d d D2 d d d d D3 0 0 0 1 1 0 1 1 输 出 Y 数 据 输 入 D0 D1 D2 D3 选择控制输入 A1 A (3)

32、74153(3) 74153的输出函数表达式的输出函数表达式 3 0 301201101001 Y i iiD mDAADAADAADAA 式中，式中，m mi i为选择变量为选择变量A A1 1、A A0 0组成的最小项，组成的最小项，D Di i为为i i端的输入数据，端的输入数据， 取值等于取值等于0 0或或1 1。 41 类似地，可以写出类似地，可以写出2 2n n路选择器的输出表达式为路选择器的输出表达式为 12 0 Y n i ii Dm 式中，式中，m mi i为选择控制变量为选择控制变量A An-1 n-1， ，A An-2 n-2， ，A A1 1，A A0 0组成的最组成的

33、最 小项；小项；D Di i为为2 2n n路输入中的第路输入中的第i i路数据输入，取值路数据输入，取值0 0或或1 1。 3 3应用举例应用举例 多路选择器除完成对多路数据进行选择的基本功能外，多路选择器除完成对多路数据进行选择的基本功能外， 在逻辑设计中主要用来实现各种逻辑函数功能。在逻辑设计中主要用来实现各种逻辑函数功能。 42 例例 用多路选择器实现以下逻辑函数的功能：用多路选择器实现以下逻辑函数的功能： F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 由于给定函数为一个三变量函数故可采用由于给定函数为一个三变量函数故可采用8 8路数据选路数据选

34、 择器实现其功能，假定采用择器实现其功能，假定采用8 8路数据选择器路数据选择器7415274152实现。实现。 方案：方案：将变量将变量A A、B B、C C依次作为依次作为8 8路数据选择器的选择变路数据选择器的选择变 量，令量，令8 8路数据选择器的路数据选择器的 D D0 0=D=D1 1=D=D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即即 可。可。 43 用用8 8路选择器实现给定函数的逻辑电路图，如下图所示。路选择器实现给定函数的逻辑电路图，如下图所示。 上述方案给出了用具有上述方案给出了用具有n n个选择控制变量的多路选择

35、器实个选择控制变量的多路选择器实 现现n n个变量函数的一般方法。个变量函数的一般方法。 44 例例 假定采用假定采用4 4路数据选择器实现逻辑函数路数据选择器实现逻辑函数 F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 首先从函数的首先从函数的3 3个变量中任选个变量中任选2 2个作为选择控制变量，个作为选择控制变量， 然后再确定选择器的数据输入。然后再确定选择器的数据输入。 假定选假定选A A、B B与选择控制端与选择控制端A A1 1、A A0 0相连，则可将函数相连，则可将函数F F的的 表达式表示成如下形式：表达式表示成如下形式： CABCBAB

36、CACBA)C,B,A(F CABCBA)CC(BA0BA CABCBA1BA0BA 45 显然，要使显然，要使4 4路选择器的输出路选择器的输出W W与函数与函数F F相等，只相等，只 需需 、 、 、 。据此，可作出用。据此，可作出用4 4路选择路选择 器器7415374153实现给定函数功能的逻辑电路图。实现给定函数功能的逻辑电路图。 0D 0 1D 1 CD2CD3 据此，可作出实现给定函数功能的逻辑电路如下图所示。据此，可作出实现给定函数功能的逻辑电路如下图所示。 46 例例 用用4 4路选择器实现路选择器实现4 4变量逻辑函数变量逻辑函数 F(A,B,C,D)=m(0,2,3,7,

37、8,9,10,13)F(A,B,C,D)=m(0,2,3,7,8,9,10,13) 的逻辑功能的逻辑功能。 解解 用用4 4路选择器实现该函数时，应从函数的路选择器实现该函数时，应从函数的4 4个变量中个变量中 选出选出2 2个作为个作为MUXMUX的选择控制变量。原则上讲，这种选择是任的选择控制变量。原则上讲，这种选择是任 意的，但选择合适时可使设计简化。意的，但选择合适时可使设计简化。 47 选用变量选用变量A A和和B B作为选择控制变量作为选择控制变量 DCAB)DC(BACDBA)D(CBA DCAB)DCDCDC(BA CDBACD)DCDC(BA DCABDCBADCBADCBA

38、 BCDACDBADCBADCBA )13,10, 9 , 8 , 7 , 3 , 2 , 0(m)D,C,B,A(F 48 选用变量选用变量C C和和D D作为选择控制变量作为选择控制变量 ACDBDCADCBDC B)ABACD()BABA(DC AB)BD(AC)BABA(DC DCABDCBADCBADCBA BCDACDBADCBADCBA )13,10, 9 , 8 , 7 , 3 , 2 , 0(m)D,C,B,A(F 由上述可见，用由上述可见，用n n个选择控制变量的个选择控制变量的MUXMUX实现实现n+2n+2个以上变量个以上变量 的函数时，的函数时，MUXMUX的数据输入

39、函数的数据输入函数D Di i一般是一般是2 2个或个或2 2个以上变量的函个以上变量的函 数。函数数。函数D Di i的复杂程度与选择控制变量的确定相关，只有通过的复杂程度与选择控制变量的确定相关，只有通过 对各种方案的比较，才能从中得到最简单而且经济的方案。对各种方案的比较，才能从中得到最简单而且经济的方案。 C C D D 49 MUXMUX D D0 0 . . . . . . D D7 7 A A2 2 A A1 1 A A0 0 F F 例例7.117.11：用：用8 8路数据选择器和路数据选择器和3-83-8译码器构造一个译码器构造一个3 3位二进位二进 制数等值比较器。制数等值

40、比较器。 A A B B C C X Y ZX Y Z 1 01 0 译译 码码 器器 S S1 1 S S2 2 S S3 3 A A2 2 A A1 1 A A0 0 Y Y0 0 . . . . . . Y Y7 7 F F 二、多路分配器二、多路分配器 多路分配器(Demultiplexer)又称数据分配器，常用 DEMUX表示。 多路分配器的结构与多路选择器正好相反，它是一 种单输入、多输出组合逻辑部件，由选择控制变量决定 输入从哪一路输出。如图所示为4路分配器的逻辑符号。 51 图中，D为数据输入端，A1、 A0为选择控制输入端，f0 f3 为数据输出端。 输入 输出 F0 F1

41、Fn-1 D 四路分配器的功能如下表所示。 四路分配器功能表 D 0 0 0D 0 0 0 0 D 0 00 D 0 0 0 0 D 00 0 D 0 0 0 0 D0 0 0 D 0 00 0 0 10 1 1 01 0 1 11 1 f f0 0 f f1 1 f f2 2 f f3 3 A A1 1 A A0 0 由功能表可知，4路分配器的输出表达式为 式中，mi(i=03)是选择控制变量的4个最小项。 DmDAAf 0010 DmDAAf 1011 DmDAAf 2012 DmDAAf 3013 ； ； 53 可以用译码器实现数据分配的功能：可以用译码器实现数据分配的功能： 例如用例如

42、用2-42-4译码器实现四路数据分配器译码器实现四路数据分配器 A B EA B E Y Y3 3 Y Y2 2 Y Y1 1 Y Y0 0 A B A B D D F F3 3 F F2 2 F F1 1 F F0 0 54 数据分配器的应用数据分配器的应用 例如：数据分配器与数据选择器联合使用，可以实现多路例如：数据分配器与数据选择器联合使用，可以实现多路 数据分时传送。数据分时传送。 D D0 0 . . . . . . D D7 7 F F0 0 . . . . . . F F7 7 A B CA B C MUXMUX A A2 2 A A1 1 A A0 0 F F D D0 0 .

43、 . . . . . D D7 7 DEMUXDEMUX A A2 2 A A1 1 A A0 0 D D F F0 0 . . . . . . F F7 7 55 7.3 7.3 常用中规模时序逻辑电路常用中规模时序逻辑电路 数字系统中最典型的时序逻辑电路是计数器计数器和寄存器寄存器。 7.3.1 7.3.1 计数器计数器 广义地说，计数器是一种能在输入信号作用下依次通过 预定状态的时序逻辑电路。 1 1什么是计数器？什么是计数器？ 就常用的集成电路计数产品而言，可以对其定义如下： 计数器计数器：是一种对输入脉冲进行计数的时序逻辑电路， 被计数的脉冲信号称作“计数脉冲”。 计数器在运行时，所

44、经历的状态是周期性的，总是在 有限个状态中循环，通常将一次循环所包含的状态总数称将一次循环所包含的状态总数称 为计数器的为计数器的“模模”。 2 2计数器的种类计数器的种类 计数器的种类很多，通常有不同的分类方法。 同步计数器同步计数器 异步计数器异步计数器 工工 作作 方方 式式 （1 1） 按按 功功 能能 （3 3） 按按 进进 位位 制制 （2 2） 二进制计数器二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器 加法计数器加法计数器 减法计数器减法计数器 可逆计数器可逆计数器 57 3 3功能功能 一般具有计数、保存、清除、预置计数、保存、清除、预置等功能。 4 4

45、常用集成同步计数器常用集成同步计数器 7416174161：四位二进制同步加法计数器：四位二进制同步加法计数器 7419174191：单时钟四位二进制同步可逆计数器：单时钟四位二进制同步可逆计数器 7419074190：单时钟十进制同步可逆计数器：单时钟十进制同步可逆计数器 7419374193：双时钟四位二进制可逆计数器：双时钟四位二进制可逆计数器 7419274192：双时钟十进制同步可逆计数器：双时钟十进制同步可逆计数器 58 （1 1）7419374193的管脚排列图及逻辑符号的管脚排列图及逻辑符号 5. 5. 典型芯片典型芯片 -四位二进制同步可逆计数器四位二进制同步可逆计数器741

46、9374193 74193 74193管脚排列图及逻辑符号分别如图管脚排列图及逻辑符号分别如图(a)(a)、(b)(b)所示。所示。 59 （2 2）引脚功能）引脚功能 60 （3 3）功能表）功能表 表中，表中，CLRCLR为高电平，计数器清为高电平，计数器清“0”0”； 为低电平，计为低电平，计 数器预置数器预置D D、C C、B B、A A输入值；计数脉冲由输入值；计数脉冲由CPCPU U 端输入时，累 端输入时，累 加计数；计数脉冲由加计数；计数脉冲由CPCPD D端输入时，累减计数。端输入时，累减计数。 LD 61 （4 4） 使用使用7419374193可以构成任意进制的计数器可以

47、构成任意进制的计数器 例例7.12 7.12 使用使用7419374193构成模构成模1010的加法计数器。的加法计数器。 0000000000010001001000100011001101000100 01010101 01100110011101111000100010011001 当当10101010时，使时，使Q QD DQ QC CQ QB BQ QA A清零。清零。 10101010 当当10101010时，使时，使Q QD DQ QC CQ QB BQ QA A置零。置零。 62 1 1 CPCP 1 1 。 ；， ， 由以上分析可知，该电路的回差电压为 UT = UT+ -

48、UT- = CC U 3 1 CC U 3 2 ui从高于 逐渐下降 传输特性如图(b)中的 defadefa。 。 U 3 1 电路的负向阀值电压U 可见， 。 电平U高变为输出u, U 3 1 u时，uU 3 1 当u 保持低电平不变；，输出u U 3 1 ，u U 3 2 u 时，U 3 2 uU 3 1 当 CC -T OHoCC TR TH CC i o CC TR CC TH CC i CC 7.4.2 7.4.2 集成集成D/AD/A转换器转换器 数字系统只能处理数字信号。但在工业过程控制、智 能化仪器仪表和数字通信等领域，数字系统处理的对象往 往是模拟信号。例如，在生产过程控制

49、中对温度、压力、 流量等物理量进行控制时，经过传感器获取的电信号都是 模拟信号。这些模拟信号必须变换成数字信号才能由数字 系统加工、运算。另一方面，数字系统输出的数字信号， 有时又必须变换成模拟信号才能去控制执行机构。因此， 在实际应用中，必须解决模拟信号与数字信号之间的转换 问题。 D/AD/A转换器：转换器：把数字信号转换成模拟信号的器件称为 数/模转换器，简称D/A转换器或DAC(Digital to Analog Converter)； A/DA/D转换器：转换器：把模拟信号转换成数字信号的器件称为 模/数转换器，简称A/D转换器或ADC(Analog to Digital Conve

50、rter)。 为了解决模拟信号与数字信号之间的转换问题，提供 了如下两类器件：两类器件： 图(a)给出了一个4位D/A转换器的示意框图，其转换特性 曲线如图(b)所示。 图中，设输出模拟量的满刻度值为Am ，则当数字量为 0001，电路 输出最小模拟量 。推广到一般情况，n 位输入的D/A转换器所能转换输出的最小模拟量 。 mLSB A 15 1 A m n LSB A 12 1 A 2 2主要参数主要参数 衡量D/A转换器性能的主要参数有分辨率、非线性度、分辨率、非线性度、 绝对精度和建立时间。绝对精度和建立时间。 ( (1) 1) 分辨率分辨率 由于分辨率决定于数字量的位数，所以有时也用输

51、入 数字量的位数表示，如分辨率为8位、10位等。 分辨率是指最小模拟量输出与最大模拟量输出之比。 对于一个n位D/A转换器，其分辨率为 分辨率 = 12 1 A ) 12/(A A A n m n m m LSB (2) (2) 非线性误差非线性误差 具有理想转换特性的D/A转换器，每两个相邻数字量对 应的模拟量之差都为 ALSB 。在满刻度范围内偏离理想转换 特性的最大值，称为非线性误差。 ( (3) 3) 绝对精度绝对精度 绝对精度是指在输入端加对应满刻度数字量时，输出 的实际值与理想值之差 。一般该值应低于 。 LSB A 2 1 建立时间是指从送入数字信号起，到输出模拟量达到 稳定值止

52、所需要的时间。它反映了电路的转换速度。 ( (4) 4) 建立时间建立时间 1 1按网络结构分类按网络结构分类 根据电阻网络结构的不同，D/A转换器可分成权电阻 网络D/A转换器、R-2R正梯形电阻网络D/A转换器和R-2R 倒梯形电阻网络D/A转换器等几类。 2 2按电子开关分类按电子开关分类 根据电子开关的不同,可分成CMOS电子开关D/A转换 器和双极型电子开关D/A转换器。双极型电子开关比CMOS 电子开关的开关速度高。 二、二、D/AD/A转换器的类型转换器的类型 目前，集成D/A转换器有很多类型和不同的分类方法。 从电路结构来看，各类集成各类集成D/AD/A转换器至少都包括电阻网络

53、转换器至少都包括电阻网络 和电子开关两个基本组成部分。和电子开关两个基本组成部分。 3 3按输出模拟信号的类型分类按输出模拟信号的类型分类 根据输出模拟信号的类型，D/A转换器可分为电流型电流型和 电压型电压型两种。常用的D/A转换器大部分是电流型，当需要将 模拟电流转换成模拟电压时，通常在输出端外加运算放大 器。 随着集成电路技术的发展,D/A转换器在电路结构、性 能等方面都有很大变化。从只能实现数字量到模拟电流转 换的D/A转换器,发展到能与微处理器完全兼容、具有输入 数据锁存功能的D/A转换器,进一步又出现了带有参考电压 源和输出放大器的D/A转换器，大大提高了D/A转换器综合 性能。 三三、典型芯片典型芯片-集成集成D/AD/A转换器转换器DAC0832 DAC0832 DAC0832是用CMOS工艺制作的8位D/A转换器,采用20引脚 双列直插式封装。 1 1主要性能主要性能 分辨率：分辨率：8 8位位 ； 转换时间：转换时间：1s 1s ； 缓冲能力：双缓冲缓冲能力：双缓冲 ； 输出信号类型：电流型输出信号类型：电流型 。 常用的D/A转换器有8位、10位、12位、16位等种类，每 种又有不同的型号。 2 2结构框图和管脚排列图结构框图和管脚排列图 DAC0832的内部结构框图和管脚排列图分