时序约束与时序分析[共34页]

1、时序约束与时序分析时序约束与时序分析 设计中常用的约束设计中常用的约束 n设计中常用的约束（Assignments或Constraints）主要分为 3类： 时序约束：主要用于规范设计的时序行为，表达设计者期 望满足的时序条件，指导综合和布局布线阶段的优化算法 等。 区域与位置约束：主要用于指定芯片I/O引脚位置以及指导 实现工具在芯片特定的物理区域进行布局布线。 其他约束：泛指目标芯片型号、接口位置，电气特性等约 束属性。 时序约束的主要作用时序约束的主要作用 n提高设计的工作频率 通过附加时序约束可以控制逻辑的综合、映射、布局和布线， 以减小逻辑和布线延时，从而提高工作频率。 n获得正确的

2、时序分析报告 QuartusII的静态时序分析（STA）工具以约束作为判断时序 是否满足设计要求的标准，因此要求设计者正确输入时序约 束，以便STA工具能输出正确的时序分析结果。 静态时序分析与动态时序仿真的区别静态时序分析与动态时序仿真的区别 n动态时序仿真是针对给定的仿真输入信号波形，模拟设计 在器件实际工作时的功能和延时情况，给出相应的仿真输 出信号波形。它主要用于验证设计在器件实际延时情况下 的逻辑功能。由动态时序仿真报告无法得到设计的各项时 序性能指标，如最高时钟频率等。 n静态时序分析则是通过分析每个时序路径的延时，计算出 设计的各项时序性能指标，如最高时钟频率、建立保持时 间等，

3、发现时序违规。它仅仅聚焦于时序性能的分析，并 不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其 他手段（如形式验证等）进行。静态时序分析是最常用的 分析、调试时序性能的方法和工具。 QuartusII中的时序分析报告中的时序分析报告 nTiming analyzer： nTiming analyzer settings：时序分析设置，包括目标器件、 时序分析报告中报告的内容、时序约束。 nTiming analyzer summary：时序分析概要 nClock setup：时间建立关系 ntsu：输入建立时间 nth：输入保持时间 ntco：时钟到输出延时 ntpd：管脚到管脚延时 nMi

4、nimum tpd & tco：最小tpd & tco 设计中常用的时序概念设计中常用的时序概念 n时钟偏斜 n周期与最高频率 n建立时间 n保持时间 n时钟到输出延时 n管脚到管脚延时 nSlack 时钟偏斜时钟偏斜 n时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端 的时间差别。 nclock skew：The difference in the arrival time of a clock signal at two different registers, which can be caused by path length differences between two cloc

5、k paths, or by using gated or rippled clocks. Clock skew is the most common cause of internal hold violations. 最小时钟周期与最高时钟频率最小时钟周期与最高时钟频率 n最小时钟周期： tCLK = Microtco + tLOGIC + tNET + MicrotSU tCLK_SKEW tCLK_SKEW = tCD2 tCD1 n最高时钟频率： fmax = 1 / tCLK 同步电路数据传输模型 Tips n同步系统的运行速度同步系统的运行速度 即同步时钟的速度。同步时钟愈快，

6、电路处理数据的时间间隔越短，电路在单位时间处理的数 据量就愈大。 nsetup slack = () - ( + + + - ) 建立时间建立时间 n建立时间：在触发器的时钟信号有效沿到来以前，数据 和使能信号必须保持稳定不变的最小时间。如果建立时 间不够，数据将不能在该时钟沿被正确打入触发器。 tSU = Data Delay + MicrotSU Clock Delay Tips ntSU (clock setup time) : The length of time for which data that feeds a register via its data or enable i

7、nput(s) must be present at an input pin before the clock signal that clocks the register is asserted at the clock pin. ntSU = + - ntSU slack = - 保持时间保持时间 n保持时间：在触发器的时钟信号有效沿到来以后，数据 和使能信号必须保持稳定不变的最小时间。如果保持时 间不够，数据同样不能被正确打入触发器。 tH = Clock Delay Data Delay + MicrotH Tips ntH (clock hold time) : The mini

8、mum length of time for which data that feeds a register via its data or enable input(s) must be retained at an input pin after the clock signal that clocks the register is asserted at the clock pin. ntH = + - nminimum tH slack = - 时钟到输出延时时钟到输出延时 n时钟到输出延时：从时钟信号有效沿到数据有效的时间 间隔。 tCO = Clock Delay + Micr

9、otCO + Data Delay Tips ntCO (Clock to output delay) : The maximum time required to obtain a valid output at an output pin that is fed by a register after a clock signal transition on an input pin that clocks the register. This time always represents an external pin-to-pin delay. ntCO = + + ntCO slac

10、k = - 管脚到管脚延时管脚到管脚延时 n管脚到管脚延时tPD：指信号从输入管脚进来，穿过纯组合 逻辑，到达输出管脚的延迟。由于CPLD的布线矩阵长度 固定，所以常用最大管脚到管脚延时标准CPLD的速度等 级。 ntPD (pin-to-pin delay) ：The time required for a signal from an input pin to propagate through combinational logic and appear at an external output pin. nIn the Quartus II software, you can spe

11、cify the required tPD for the entire project and/or for any input pin, output pin, or bidirectional pin. You can also assign a point-to-point tPD assignment to specify the required delay between an input pin and a register, a register and a register, and a register and an output pin. Slack nSlack用于表

12、示设计是否满足时序：正的Slack表示满足 时序（时序裕量），负的Slack表示不满足时序（时序 的欠缺量）。 nSlack: Slack is the margin by which a timing requirement was met or not met. A positive slack value, displayed in black, indicates the margin by which a requirement was met. A negative slack value, displayed in red, indicates the margin by whi

13、ch a requirement was not met. nslack = - Slack: setup slack nSetup Slack = Slack Clock Period （Microtco + Data Delay + MicrotSU ） setup slack = () - ( + + + - ) Slack: hold slack nHold Slack = Microtco + Data DelayMicrotH（BA） 本章概要本章概要: n时序约束与时序分析基础 常用时序概念 QuartusII中的时序分析报告 n设置时序约束 全局时序约束 个别时序约束 全局时序

14、约束与个别时序约束全局时序约束与个别时序约束 n全局时序约束即指定工程范围内通用的全局性时序约束。 n个别时序约束即对特殊的结点、路径、分组、模块指定个 别性的时序约束。 n个别时序约束的优先级高于全局时序约束。 nQuartusII中常用的设置时序约束的途径： 【Assigments】/【Timing Settings】 【Assigments】/【Wizards】/【Timing Wizard】 【Assigments】/【Assigment Editor】 指定全局时序约束指定全局时序约束 n时序驱动的编译 n全局时钟设置 n全局的I/O时序设置 n时序分析和报告选项 n时序向导 时序驱动的编译时序驱动的编译 全局时钟设置全局时钟设置 全局的全局的I/O时序设置时序设置 时序分析和报告选项时序分析和报告选项 时序分析和报告选项时序分析和报告选项 时序向导时序向导 指定个别时序约束指定个别时序约束 n指定个别时钟要求 n个别时序约束 输入最大最小延时 输出最大最小延时 反相时钟 非时钟 tCO要求（最大、最小）、 tSU要求、 tH要求、 tPD要求 剪除时序路径 n个别时序约束的对象 单点 点到点 通配符 时序组