一位全加器的设计

1、武汉理工大学集成电路专项实践课程设计说明书课程设计任务书学生姓名： 袁海 专业班级： 电子1303班 指导教师： 封小钰 工作单位： 信息工程学院 题 目: 一位全加器的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：1周2、技术要求：（1）学习ORCAD软件，L-EDIT软件。（2）设计一个一位全加器电路。（3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。3、查阅至少5篇参考文献。按武汉理工大学课程设计工作规范要

2、求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。时间安排：2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。2017.1.5 提交课程设计报告，进行答辩。指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日目录摘要IABSTRACTII1绪论11.1集成电路发展现状11.2集成电路版图工具L-edit简介12

3、全加器原理及一位全加器原理图设计32.1一位全加器原理简介32.2实现一位全加器功能的原理图设计42.2.1一位全加器原理图42.2.2基于ORCAD的一位全加器设计42.2.3 一位全加器的电路图仿真73一位全加器的版图设计93.1确定一位全加器版图结构93.2源漏共享缩小版图面积93.3 版图所需基础器件绘制编辑113.3.1 PMOS、NMOS等基础器件编辑113.3.2 两输入与非门与异或门的绘制编辑123.3.3源漏共享得到版图133.4 绘制最终一位全加器版图144心得体会175参考文献18摘要加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对

4、全加器进行功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。本文用对一位全加器进行了全面的分析，根据其逻辑功能及结构，分别利用ORCAD软件和L-EDIT软件对电路进行了系统设计、电路设计和版图设计。在画电路元器件的版图需要熟练使用版图设计软件，熟悉电路知识和版图设计规则，掌握MOS管等基本元器件的内部结构及版图画法，通过对门电路和一位全加器电路的版图设计，熟悉电路元器件的版图布局，元器件版图间的连线等设计方法，在版图设计规则无误的前提下做到电路的版图结构紧密，金属连线达到最优化的目的。关键词:ORCAD软件；L-EDIT软件；全加器；电路设计；版图设计ABSTRACTAdditi

5、on operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary.Thepaperhasacomprehensiveanalysistothefulladder.Accor

6、ding to its logic function and structure, the circuit design, circuit design and layout design are carried out by ORCAD software and L-EDIT software respectively. In the drawing circuit components layout proficiency in the use of layout design software, familiar with the circuit knowledge and layout

7、 design rules, master MOS tube and other basic components of the internal structure and layout drawing method, through the gate circuit and a full adder circuit layout design , Familiar with the layout of the circuit components, wiring layout between components and other design methods, layout rules

8、 in the correct layout under the premise of the circuit structure close to the metal connection to achieve the purpose of optimization.KEY WORDS：ORCAD software;L-edit software; a full adder，circuit design; layout design II1绪论1.1集成电路发展现状集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。近几年，中国集成电路产业取得了飞速发展。中国集成电路产业已经成为

9、全球半导体产业关注的焦点，即使在全球半导体产业陷入有史以来程度最严重的低迷阶段时，中国集成电路市场仍保持了两位数的年增长率，凭借巨大的市场需求、较低的生产成本、丰富的人力资源，以及经济的稳定发展和宽松的政策环境等众多优势条件，以京津唐地区、长江三角洲地区和珠江三角洲地区为代表的产业基地迅速发展壮大，制造业、设计业和封装业等集成电路产业各环节逐步完善。目前，中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。作为电子科学与技术专业的一

10、门重要的实践课程，集成电路课程设计主要目的是使学生熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础。提高学生综合运用已掌握的知识，利用相关软件，进行集成电路芯片的能力。集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。1.2集成电路版图工具L-edit简介L-Edit是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-Edit命令。(1) 文件和单元 使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可

11、以有任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独立，单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元由矩形、图、直线、多边形和技术层端口组成。 (2) 层次 完全层次性的单元可以包含别的单元的连接件。一个连接件是一个单元的“拷贝”；如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。 L-Edit对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包含别的连接件。这样就形成了单元层次。在层次结构中可以有任意级。 L-Edit不能用于分离的层次结构，连接件和基元几何图形都可以存在于层次结构的任意级中的同一单元内。 (3) 单元设计 L-Edi

12、t是一个低层次的，全定掩模编辑器，该编辑器不能执行层的自动转换。 (4) 层规划 L-Edit是一个高层规划工具。用户可以选择要显示的连接件，它显示一个边框，中间显示单元名，也可以显示掩模几何图形。使用内部隐藏时，可以操作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基元的几何图形的命令。 (5) 文件格式 L-Edit能输出两种掩模布局交换格式（CIF，GDS）以及Tanner Research公司的二进制数据库的格式TDB（Tanner Data Base），L-Edit能够读取CIF（Caltech Intermediate Form）和TDB文件。(6) L-Edit

13、支持对象 L-Edit支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。L-Edit不能对用户绘制的图形进行修改。L-Edit是面向对象的设计工具，而不是位图编辑器。2全加器原理及一位全加器原理图设计2.1一位全加器原理简介一位全加器(FA)的逻辑表达式为： (2-1) (2-2)其中Ai,Bi为要相加的数，Ci-1为进位输入；Si为和，Ci是进位输出；0如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法

14、前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y（S0S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构。即 X=f（A，B)Y=f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。全加器有三个输入端，二个输出端，其真值表如下所示。表2-1 一位全加器真值表Ai Bi Ci-1Si Ci 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 12.2实现一位全加器功能的原

15、理图设计2.2.1一位全加器原理图根据一位全加器逻辑表达式和真值表设计其原理图如图2-1图2-1 一位全加器原理图对一位全加器逻辑表达式进行分析而后转化成为与非的形式便得到如上图所示的原理图。该原理图由2个异或门和3个两输入与非门构成并实现。2.2.2基于ORCAD的一位全加器设计1、异或门的原理图设计与编辑异或门 （英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。

16、亦即，如果两个输入不同，则异或门输出高电平。逻辑表达式：（为“异或”运算符） （2-3）表2-2 异或门真值表AB输出Y000011101110为实现该逻辑电路我们用到了3个PMOS、3个NMOS以及高电平VDD和低电平GND，其逻辑电路图如图2-2所示图2-2 ORCAD下异或门原理图2、两输入与非门两输入与非门由两个PMOS和两个NMOS，外加高点高电平VDD、接地端GND各一个以及导线组成。最终如下图所示：图2-3 ORCAD下两输入与非门原理图3、得到最终原理图如前，该一位全加器逻辑图由2个异或门和3个两输入与非门构成并实现，共有三个输入端Ai,Bi,Ci-1以及两个输出端S，Ci。最

17、终的原理图如下图所示：图2-4 ORCAD下一位全加器原理图2.2.3 一位全加器的电路图仿真可分别看到输入端口v（Ai）、v（Bi）、v（Ci-1）和输出端口v（Si）、v（Ci）的波形。图2-5 输入端口（Ai、Bi、Ci-1）波形图2-6 一位全加器输出端口（Si、Ci）仿真波形由前所知，一位二进制全加器是对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。与真值表进行对比表2-3一位全加器真值表Ai Bi Ci-1Si Ci 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1在图3

18、-7的波形中我们可以看到：在输入Ai Bi Ci-1为0 0 0时，输出Si Ci输出为0 0在输入Ai Bi Ci-1为1 0 0时，输出Si Ci输出为1 0在输入Ai Bi Ci-1为0 0 1时，输出Si Ci输出为1 0在输入Ai Bi Ci-1为0 1 0时，输出Si Ci输出为1 0在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1在输入Ai Bi Ci-1为0 1 1时，输出Si Ci输出为0 1在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1在输入Ai Bi Ci-1为1 1 1时，输出Si Ci输出为1 1与真值表切合，所以综上所述，图

19、2-5和图2-6的仿真波形是完全正确的。3一位全加器的版图设计3.1确定一位全加器版图结构根据第二章中的原理图，可得到该一位全加器版图是由两个异或门电路及三个与非门电路级联而成。图3-1一位全加器原理图3.2源漏共享缩小版图面积AABCABCABCBC图3-2源漏共享原理图解1将所有A点连接在一起，所有B点连接在一起，所有C点连接在一起构成一个完整的器件。最小间隔规则迫使各晶体管分开，不同的端点之间必须间隔一个最小的距离，但这样的连接方式浪费了大量的空间。ABCABCABCABC图3-3源漏共享图解2晶体管的源漏对称可互换，将第二个、第四个器件左右翻转，两个B点彼此相对两个个A点彼此相对，两个

20、晶体管之间更加靠近。ACBCACABC图3-4源漏共享图解3将第一个、第二个晶体管原先独立的源漏区合并，这个合并的区域既可以是一个晶体管的源，同时也可以是另外一个晶体管的漏，继续合并直到所有的晶体管之间端点组接成对。这样不仅消除了晶体管之间的空间，而且，通过合并器件的相关部分使空间更节省。只要是相同的端点，任何两个相邻的晶体管都可以采用源漏共用技术。通过源漏共享可有效缩减版图面积。3.3 版图所需基础器件绘制编辑3.3.1 PMOS、NMOS等基础器件编辑根据下列规则对PMOS、NMOS进行绘制编辑得到其版图；1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连接；2、在电路图和版图中

21、，NMOS晶体管都与VSS相连接；3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有相同的IN信号，而其漏极有相同的OUT信号；4、两种晶体管的宽度不同；5、对于N阱来说，N区域实际上是与VDD相连接的，而电路图中没有显示这一连接关系；6、对于衬底来说，P区域实际上是与VSS相连接的，而电路图中没有显示这一连接关系。图3-5 PMOS版图图3-6 NMOS版图画完要进行设计规则检查，点击菜单ToolDRC，如下图所示：图3-7 MOS管DRC验证如果无DRC错误可进行之后的器件绘制.如果存在错误在规则下进行修改。3.3.2 两输入与非门与异或门的绘制编辑根据之前与非门和异或门原理图，

22、将PMOS、NMOS进行级联合并组合成如下图的两输入与非门和异或门。图3-8 两输入与非门上图是两输入与非门的原理图与版图对比，上半部分由2个PMOS并联，下部由2个NMOS串联进行级联得到两输入与非门。图3-9 异或门版图根据前文的异或门原理图，将POM、NMOS进行组合级联得到异或门版图。3.3.3源漏共享得到版图将3个量输入与非门进行源漏共享合并成如下图所示的版图：图3-10 三个两输入与非门源漏共享图图3-11 异或门源漏共享图3.4 绘制最终一位全加器版图接下来一位全加器原理图与版图进行对比，将前面绘制好的异或门、与非门进行合并级联，得到最终的一位全加器版图。图3-12一位全加器原理

23、图图3-13 一位全加器版图由原理图可看出上半部分由2个异或门构成，下半部分由3个两输入与非门构成。Ai Bi为其中一异或门的输入，同时也是下端一与非门的输入。前一异或门的输出与Ci-1同为第二个异或门的输入，输出为Si。同时前面异或门的输出与Ci-1同为下侧一与非门输入，两个与非门的输出同为最后一与非门的输入，输出为Ci。由此完成一位全加器版图绘制。进行DRC验证，得到以下结果：图3-14 DRC验证结果说明DRC验证通过，此次一位全加器版图的设计是符合规则的。4心得体会课程设计题目定下来的时候，我当时便立刻着手资料的收集工作中，当时面对浩瀚的书海真是有些茫然，不知如何下手。我将这一困难告诉了老师，在老师细心的指导下，终于使我对自己的工作方向和方法有了掌握。在搜集资料的过程中，我在学校图书馆，图书馆搜集资料，还在网上查找各类相关资料，将这些宝贵的资料全部摘记下来，尽量使我的资料完整、精确、数量多，这有利于论文的撰写。然后我将收集到的资料仔细整理分类，及时拿给老师进行沟通。资料查找完毕，