VHDL的结构和实体介绍

1、VHDL的结构以及实体介绍的结构以及实体介绍 (P25) 本课要了解的问题本课要了解的问题 lVHDL的基本结构 l什么是实体？实体语句的结构 l端口说明语句的格式、使用方法以及硬件模型; INOUT与BUFFER有何异同? l几种典型数据类型BIT、BIT_VECTOR、 INTEGER、STD_LOGIC、 STD_LOGIC_VECTOR的使用方法。 l什么是类属说明语句？如何使用？ 复习：集成电路复习：集成电路EDA的设计流程的设计流程 系统划分系统划分 HDL或原理图输入或原理图输入 编译编译 综合综合 适配适配 时序仿真时序仿真 MaxPlus II 设计流程设计流程 STEP1S

2、TEP1：建立：建立 工作库文件夹工作库文件夹 STEP2STEP2：输入设计项目：输入设计项目 原理图原理图/VHDL/VHDL文本代码文本代码 STEP3STEP3：存盘，注意：存盘，注意 原理图原理图/ /文本取名文本取名 STEP4STEP4：将设计项：将设计项 目设置成目设置成ProjectProject STEP5STEP5：选：选 择目标器件择目标器件 STEP11 STEP11： 硬件测试硬件测试 STEP9STEP9：引脚：引脚 锁定并编译锁定并编译 STEP8STEP8：仿真测：仿真测 试和波形分析试和波形分析 STEP7STEP7：建立仿：建立仿 真波形文件真波形文件 S

3、TEP6STEP6： 启动编译启动编译 STEP10STEP10：编程：编程 下载下载/ /配置配置 原理图输入与原理图输入与HDL输入的比较输入的比较 原理图输入原理图输入HDL输入输入 n 直观，编译效率高 n 工作量大，不适合 大规模电路，移植性差 n 可以进行行为描述， 不必深入电路细节 n 容易修改，移植性好， 适合大规模电路 一、一、VHDL语言语言 l全名：全名：Very-High-Speed Integrated Circuit HardwareDescription Language l诞生：诞生：1982年年 l1987年，年，IEEE公布第一个标准版本公布第一个标准版本(

4、87版）版） l 1993年，年，IEEE公布标准的公布标准的1076-1993版本版本 二、一个二、一个VHDL程序程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY voter IS PORT( a, b, c : IN STD_LOGIC; x : BUFFER STD_LOGIC; y : OUT STD_LOGIC ) ; END ENTITY voter ; ARCHITECTURE one OF voter IS BEGIN x = (a AND b) OR (b AND c) OR (c AND a); y=NOT x; E

5、ND ARCHITECTURE one ; 三人表决器的三人表决器的VHDL描述描述 实体 结构体 库 实体对应模型 结构体对应模型 USEUSE定义区定义区说明库的使用情况说明库的使用情况 ENTITYENTITY定义区定义区描述电路的外部状况，如输描述电路的外部状况，如输 入和输出端口入和输出端口 ARCHITECTUREARCHITECTURE定义区定义区描述电路的内部状况，如功描述电路的内部状况，如功 能、结构、行为等能、结构、行为等 VHDL程序的基本结构程序的基本结构(P24-25)： VHDL VHDL是一种硬件描述语言，因此很是一种硬件描述语言，因此很 多语言要素中都有对应的硬

6、件模型。多语言要素中都有对应的硬件模型。 VHDL程序最完整的组成：程序最完整的组成： 实体实体结构体结构体 配置配置 VHDL各部分对应的硬件模型：各部分对应的硬件模型： 预先定义的数 据类型、子程 序、元件等 库库 . . USE IEEE.STD_LOGIC_UNSIGNED.ALL; . . ARCHITECTURE three OF voter IS SIGNAL t: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN t=a x1) ELSE 0; y=NOT x; END ARCHITECTURE three ; ARCHITECTURE one OF vo

7、ter IS BEGIN x = (a AND b) OR (b AND c) OR (c AND a); y=NOT x; END ARCHITECTURE one ; ARCHITECTURE two OF voter IS SIGNAL t: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN t=a WITH t SELECT x=1 WHEN “011”, 1 WHEN “110”, 1 WHEN “101”, 0 WHEN OTHERS; y(n+1)/2) THEN c=1; ELSE c=0; END IF; END PROCESS; END behav;

8、类属说明语句举例类属说明语句举例 acvotern 16.0 【例例1 】 ENTITY andn IS GENERIC( n: INTEGER); PORT(a: IN BIT(n-1 DOWNTO 0); c: OUT BIT); END andn; ARCHITECTURE behav OF andn IS BEGIN PROCESS(a) VARIABLE int: BIT; BEGIN int :=1; FOR i In aLENGTH-1 DOWNTO 0 LOOP IF a(i)=0 THEN int:=0; END IF; END LOOP; c2); PORT MAP (a(

9、0)=d1, a(1)=d2, c=q1); u2: andn GENERIC MAP (n=5); PORT MAP (a(0)=d3, a(1)=d4, a(2)=d5, a(3)=d6, a(4)=d7, c=q2); END exn_behav; -为类属参量为类属参量n赋值赋值2 -为类属参量为类属参量n赋值赋值5 -结构体中要使用元件结构体中要使用元件andn P27【例例2-4 】 实体语句举例：实体语句举例： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY notgate IS PORT（ a：IN STD_LOGIC； f：

10、OUT STD_LOGIC ）；）； END notgate； ARCHITECTURE notgate_ archi OF notgate IS BEGIN f=NOT a； END notgate_ arch； 【反向器】【反向器】 ENTITY cnt4_1 IS PORT( clk: IN BIT; q: BUFFER INTEGER RANGE 15 TO 0); END cnt4_1; ARCHITECTURE behave OF cnt4_1 IS BEGIN PROCESS(clk) BEGIN IF (clkEVENT AND clk=1) THEN q=q+1; END I

11、F; END PROCESS; END behave; 【四位加法计数器】【四位加法计数器】 P145【例【例5-34 双向总线缓冲器】双向总线缓冲器】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_bigate IS PORT(a, b: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); en: IN STD_LOGIC; dr: IN STD_LOGIC); END tri_bigate; ARCHITECTURE behave OF tri_bigate IS SIGNAL aout, bout: STD

12、_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(a, dr, en) BEGIN IF (en=0 AND dr=1) THEN bout=a; ELSE bout=“ZZZZZZZZ”; END IF; b=bout; END PROCESS; PROCESS(b, dr, en) BEGIN IF (en=0 AND dr=0) THEN aout=b; ELSE aout=“ZZZZZZZZ”; END IF; a=aout; END PROCESS; END behave; 练习练习2 l请写出实体表示的硬件框图。请写出实体表示的硬件框图。 ENTITY MUL4_1 IS PORT（ I：IN STD_LOGIC_VECTOR（0 TO 3）；）； S：IN STD_LOGIC_VECTOR（1 DOWNTO 0）；）； Y：OUT STD_LOGIC )； END MUL4_1； 答案答案 练习练习3 l请写出实体表示的硬件框图。请写出实体表示的硬件框图。 ENTITY DEMUL1_4 ISENTITY DEMUL1_4 IS PORT PORT（