mfsk数字信号频带传输系统的设计 课程设计

1、湖南文理学院湖南文理学院 课程设计报告课程设计报告 课程名称： 通信系统课程设计 专业班级： 通信工程 12101 班 学号（13） 学生姓名： 张 瑶 指导教师： 杨智 完成时间： 2015 年 11 月 29 日 报告成绩： 湖南文理学院制 评阅意见： 评阅教师 日期 目录 1 绪论 .1 1.1 MAXPLUXII 简介.2 1.2 VHDL 语言简介.4 2 方案论证 .5 2.1 FPGA 简介.5 2.2 FPGA 概述.5 2.3 ALTERA 可编程逻辑器件简介.6 3 多进制数字调制原理 .7 3.1 MFSK 简介 .7 3.2 多进制数字频率调制的原理.7 3.3 多进制

2、数字频率解调的原理.8 3.4 MFSK 调制解调原理.9 3.5 MFSK 信号的频谱、带宽及频带利用率 .10 3.6 MFSK 系统的误码性能 .11 4 MFSK 的 VHDL 建模与设计 .11 4.1 MFSK 调制电路的 VHDL 建模与设计及实现.11 4.2 MFSK 解调电路的 VHDL 建模与设计及实现.13 4.3 MFSK 调制解调电路的 VHDL 建模与设计及实现.15 5 硬件实现 .16 5.1 程序下载.16 附录 .20 0 1 绪论 如今社会通信技术的发展速度可谓日新月异，计算机的出现在现代通信技术的各 种媒体中占有独特的地位，计算机在当今社会的众多领域里

3、不仅为各种信息处理设备 被使用，而且它与通信向结合，使电信业务更加丰富。随着人类经济和文化的发展， 人们对通信技术性能的需求也越来越迫切，从而又大大推动了通信科学的发展。 在通信理论上，先后形成了“过滤和预测理论” 、 “香浓信息论” 、 “纠错编码理论” 、 “信源统计特性理论” 、 “调制理论”等。通信作为社会的基本设施和必要条件，引起 的世界各国的广泛关注，通信的目的就是从一方向另一方传送信息，给对方以信息， 但是消息的传送一般都不是直接的，它必须借助于一定形式的信号才能便于远距离快 速传输和进行各种处理。 虽然基带信号可以直接传输，但是目前大多数信道不适合传输基带信号。现有通 信网的主

4、体为传输模拟信号而设计的，基带数字信号不能直接进入这样的通信网。基 带信号一般都包含有频率较低，甚至是直流的分量，很难通过有限尺寸的天线得到有 效辐射，因而无法利用无线信道来直接传播。对于大量有线信道，由于线路中多半串 接有电容器或并接有变压器等隔直流元件，低频或直流分量就会受到很大限制。因此， 为了使基带信号能利用这些信道进行传输，必须使代表信息的原始信号经过一种变换 得到另一种新信号，这种变换就是调制。实际中一般选正弦信号为基带信号，称为载 波信号。代表所传信息的原始信号，使调制载波的信号。调制就是从载波的一个参量 的变化来反映调制信号变化的过程。用载波幅度的变化来反映调制信号的称为振幅调

5、 制；用载波的频率、相位反映调制信号变化的调制分别成为频率调制和相位调制。而 实现这些调制过程得设备成为调制器。从已调波形中恢复调制信号的过程称为解调， 相应的设备成为解调器。一般讲调制器和解调器做成一个设备，可用于双向传输，称 为调制解调器。 调制的另一目的是便于线路复用。在进行多路传输时，各路数据的原始基带型号 的频谱往往是相互重叠的，不能在同一线路上同时输出。经过调制后，各路信号可已 搬移到频带互不重叠的频段去传输，从而避免多路传输中的相互干扰。基于这种目的， 信号经调制后在传输的方式又称为频带传输。 调制信号时模拟信号的称为模拟调制，模拟调制是对载波信号的参量进行连续调 制，在接受端则

6、对载波信号的调制参量连续地估值；而数字调制则是用载波的某些离 散状态来表征所传输的信息，在接受端也只要对载波信号的离散调制参量进行检测。 二进制数字调制所用调制信号由代表“0” “1”的数字信号脉冲序列组成。因此，数字 调制信号也成为键控信号。在二进制振幅调制、频率调制和相位调制分别称为振幅键 控（ASK） 、频移键控（FSK） 、相移键控（PSK） 。数字调制产生模拟信号，其载波参量 的离散状态是与数字数据相对应的，这种信号适宜于在带通型的模拟信道上传输。 1 频率调制是利用载波的频率变化来传输信息的，其中最简单的一种方式是多进制 频移键控(MFSK)调制，它是继振幅键控信号之后出现比较早的

7、一种调制方式。由于它 的抗衰减性能优于 ASK，设备又不算复杂，实现也比较容易，所以一直在很多场合，例 如在中低速数据传输，尤其在有衰减的无线信道中广泛应用。多进制频移键控 （MFSK）用靠近在载波的多个不同频率表示两个二进制数。MFSK 信号有两种产生方法： 载波调频法和频率选择法。载波调频法产生的是相位连续的 MFSK 信号，相位连续 MFSK 信号一般由一个振荡器产生，用基带信号改变振荡器的参数，使震荡频率发生变化， 这时相位是连续的。频率选择法一般是相位不连续的 MFSK 信号，相位不连续的 MFSK 信号一般由四个不同频率的振荡器长生，由基带信号控制着四个频率信号的输出。由 于这两个

8、振荡器是相互独立的因此在转换或相反的过程中，不能保证相位的连续。了 解了 MFSK 信号的基本概念后，利用 Max-plus软件中的 VHDL 语言对 MFSK 频移键控系 统就行调制、解调的程序设计；程序设计运行成功后，在利用 VHDL 语言对 MFSK 频移 键控系统进行调制、解调的波形仿真；最后通过 VHDL 语言制作出 MFSK 频移键控系统 调制、解调的电路图。 在数字通信中，数字信号传输系统分为基带传输系统和载波传输系统。在数字载 波传输系统中，数字信号对高频载波进行调制，变为频带信号，通过信道传输，在接 收端解调后恢复成原来的数字信号。数字信号对载波的调制与模拟信号对载波的调制

9、过程类似，同样可以用数字信号去控制正弦载波的振幅、频率或相位的变化。但由于 数字信号具有时间和取值离散的特点，从而使受控载波的参数变化过程离散化，因此 这种调制过程又称为“键控法” 。 数字调制过程中处理的是数字信号, 而载波有振幅、 频率和相位 3 个变量, 且二进制的信号只有高低电平两个逻辑量 1 和 0, 所以数字调 制最基本的方法有 3 种：对载波的振幅调制称为振幅键控(ASK)；对载波的频率调制称 为频移键控(FSK)；对载波的相位调制称为相移键控(PSK)。根据所处理的基带信号的 进制不同分为二进制和多进制调制。多进制数字调制与二进制相比, 在相同的信息传 输速率条件下，可以使传输

10、频带压缩 k 倍，从而提高了通信系统的有效性。 1.11.1 MAXPLUXIIMAXPLUXII 简介简介 前面已提到，MAX+PLUS II 是开发 ALTERA 公司 FPGA 产品的软件工具。利用 MAX+PLUS II 提供的设计环境和设计工具，可以灵活高效地完成各种数字电路设计。 在 MAX+PLUS II 中 FPGA 的设计流程如下： 1设计的输入 MAX+PLUS II 中有三种输入方式：图形输入、文本输入、波形输入，分别利用 MAX+PLUS II 的 Graphic Editor、Text Editor、Waveform Editor。图形输入即输入 2 电路原理图，不仅

11、可以使用 MAX+PLUS II 中丰富的图形器件库，而且可以使用几乎全 部的标准 EDA 设计工具。文本输入方式支持 ALTERA 公司的 AHDL 语言，同时兼容 VHDL 和 Verilog HDL。波形输入允许设计者通过只编辑输入波形，而由系统自动生成该功能 模块。 2设计实现 设计实现意味着在所选的 FPGA 器件内物理地实现所需逻辑。这个过程主要由 MAX+PLUS II 中的核心部分编译器(Compiler)完成。它主要依据设计输入文件自动生成 用于器件编程、波形仿真及延时分析等所需的数据文件。 3设计仿真 仿真器(Simulator)和时延分析器(Timing Analyzer

12、)利用编译器产生的数据文件 自动完成逻辑功能仿真和延时特性仿真。在仿真文件中加载不同的激励，可以观察中 结果以及输出波形。必要时，可以返回设计输入阶段，修改设计输入，最终达到设计 要求。 4器件编程与测试 在仿真结果正确以后，就可以进行器件编程，即通过编程器（Programmer）将设 计下载到实际芯片中。下载之后，仍需进行动态仿真，因为在上一步骤的仿真属于静 态时序仿真，并未涉及实际器件。动态仿真是将实际信号送入实际芯片中进行的时序 验证。最后则是测试芯片在系统中的实际运行性能。 1.1.1 Max-plus开发系统的特点 1、开放的界面 Max-plus 支持与 Cadence，Exemp

13、lar logic，Mentor Graphics，Simplicity，View logic 和其它公司所提供的 EDA 工具接口。 2、与结构无关 Max-plus系统的核心 Complier 支持 Altera 公司的 FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000 和 Classic 可 编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 3、完全集成化 Max-plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可 以加快动态调试、缩短开发周期。 4、丰富的设计库 Max-plus提供丰富的库单元供设计

14、者调用，其中包括 74 系列的全部器件和多种 特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function） 。 5、模块化工具 3 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户 化。 6、硬件描述语言（HDL） Max-plus软件支持各种 HDL 设计输入选项，包括 VHDL、Verilog HDL 和 Altera 自己的硬件描述语言 AHDL。 1.21.2 VHDLVHDL 语言简介语言简介 VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Descripti

15、on Language,诞生于 1982 年。1987 年底，VHDL 被 IEEE 代了原有的非标准 的硬件描述语言和美国国防部确认为标准硬件描述语言。 数据类型，常数和子程序等；配置用于从库中选取所需要单元来支持系统的不同 设计，即对库的使用。库可由用户生成或芯片制造商提供，以便共享。 实体是描述系统的外部端口，实体说明用于描述设计系统的外部端口输入、输出 特征； 结构体是描述系统内部的结构和行为，即用于描述设计系统的行为、系统数据的 流程和系统内部的结构及其实现的功能。 配置为属性选项，描述层与层之间、实体与结构体之间的连接关系，比如高层设 计需要将低层实体作为文件加以利用，这就要用到配

16、置说明，用于从库中选取所需设 计单元来组成系统设计的不同版本。 程序包为属性选项，用于把共享的定义放置其中，具体地说主要用来存放各种设 计的模块都能共享的数据类型、常量和子程序等。 库主要用于存放已经编译的实体、结构体、程序包和配置，可由用户自主生成或 有 ASIC 芯片制造商提供相应的库，以便于设计中为大家所共享。 相对于其他硬件设计语言， 1.2.1 VHDL 具有如下优点： 1、 用于设计复杂的、多层次的设计，支持设计库和设计的重复使用； 2、 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的 硬件细节； 3、 有丰富的软件支持 VHDL 的综合和仿真，从而能在设计阶段

17、就能发现设计中的 Bug，缩短设计时间，降低成本； 4、 有良好的可读性，容易理解。VHDL 主要用于描述数字系统的结构，行为，功 能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法 是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称 设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及 端口)和内部（或称不可视部分） ，既涉及实体的内部功能和算法完成部分。在对一个 4 设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这 个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基

18、本点。 VHDL 语言的基本结构：一个完整的 VHDL 语言程序通常包括实体声明（Entity Declaration） 、结构体（Architecture Body） 、配置（Configuration） 、程序包 （Package）和库（Library）五个组成部分。其中实体和结构体是不可缺少的。前 4 种是可分别是编译的源设计单元。库存放已编译的实体，结构体，配置和包；实体用 于描述系统内部的结构和行为；包存放各设计模块都能共享的 5、 有良好的可读性，容易理解5。 2 方案论证 2.12.1 FPGAFPGA 简介简介 FPGA 是现场可编程门阵列器件(Field Programmab

19、le Gate Array)的简称，它是 复杂可编程逻辑器件(Complex Programmable Logic Device)的一个分支。在过去的 课程设计中用的最多的是 ALTERA 公司的 MAX7000s 系列芯片，本次设计仍将使用它 们。 2.22.2 FPGAFPGA 概述概述 图 2.1 FPGA 结构原理图 FPGA 通常由布线资源围绕的可编程单元构成阵列，又由可编程 I/O 单元围绕阵 列构成整个芯片。其内部结构称为 LCA（Logic Cell Array） ，由可编程逻辑块 （CLB） 、可编程输入输出模块（IOB）和可编程内部连线（PIC）三个部分组成。排 成阵列的逻

20、辑单元由布线通道中的可编程连线连接起来实现一定的逻辑功能。 FPGA 是由掩膜可编程门阵列和可编程逻辑器件演变而来的，将它们的特性结合在 5 一起，使得 FPGA 既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编 程特性。鉴于此，FPGA 是可编程逻辑器件的一个发展趋势。 FPGA 由可编程逻辑单元阵列、布线资源和可编程的 IO 单元阵列构成，一个 FPGA 包含丰富的逻辑门、寄存器和 IO 资源。一片 FPGA 芯片就可以实现数百片甚至 更多个标准数字集成电路所实现的系统。 FPGA 的结构灵活，其逻辑单元、可编程内部连线和 IO 单元都可以由用户编程， 可以实现任何逻辑功能，满

21、足各种设计需求。其速度快，功耗低，通用性强，特别适 用于复杂系统的设计。使用 FPGA 还可以实现动态配置、在线系统重构（可以在系统运 行的不同时刻，按需要改变电路的功能，使系统具备多种空间相关或时间相关的任务） 及硬件软化、软件硬化等功能。 鉴于高频疲劳试验机控制器控制规模比较大，功能复杂，故我们在研制过程中， 在传统试验机控制器的基础上，通过 FPGA 技术及微机技术两者的结合，来全面提升控 制器系统的性能，使整机的工作效率、控制精度和电气系统可靠性得到了提高，且操 作方便而又不乏技术的先进性。 2.32.3 ALTERAALTERA 可编程逻辑器件简介可编程逻辑器件简介 可编程逻辑器件的

22、两种主要类型是现场可编程门阵列（FPGA）和复杂可编程逻辑 器件（CPLD） 。 在这两类可编程逻辑器件中，FPGA 提供了最高的逻辑密度、最丰富的 特性和最高的性能。 现在最新的 FPGA 器件，如 Xilinx Virtex系列中的部分器件， 可提供八百万系统门（相对逻辑密度） 。 这些先进的器件还提供诸如内建的硬连线 处理器（如 IBM Power PC） 、大容量存储器、时钟管理系统等特性，并支持多种最新的 超快速器件至器件（device-to-device）信号技术。 FPGA 被应用于范围广泛的应用中， 从数据处理和存储，以及到仪器仪表、电信和数字信号处理等。 与此相比，CPLD

23、提供的逻辑资源少得多 - 最高约 1 万门。 但是，CPLD 提供 了非常好的可预测性，因此对于关键的控制应用非常理想。 而且如 Xilinx Cool Runner系列 CPLD 器件需要的功耗极低 。 可编程逻辑器件，英文全称为：programmable logic device 即 PLD。 PLD 是作为一种通用集成电路产生的，他的逻辑功能按照用户对器件编程来确定。 一般的 PLD 的集成度很高，足以满足设计一般的数字系统的需要。这样就可以由设计 人员自行编程而把一个数字系统“集成”在一片 PLD 上，而不必去请芯片制造厂商设 计和制作专用的集成电路芯片了。 PLD 与一般数字芯片不同

24、的是： PLD 内部的数字电路可以在出厂后才规划决定， 有些类型的 PLD 也允许在规划决定后再次进行变更、改变，而一般数字芯片在出厂 前就已经决定其内部电路，无法在出厂后再次改变，事实上一般的模拟芯片、混讯 芯片也都一样，都是在出厂后就无法再对其内部电路进行调修。 6 PLD 与一般数字芯片不同的是： PLD 内部的数字电路可以在出厂后才规划决定， 有些类型的 PLD 也允许在规划决定后再次进行变更、改变，而一般数字芯片在出厂 前就已经决定其内部电路，无法在出厂后再次改变，事实上一般的模拟芯片、混讯 芯片也都一样，都是在出厂后就无法再对其内部电路进行调修。 目前 FPGA 的逻辑功能块在规模

25、和实现逻辑功能的能力上存在很大差别。在这方面 美国 ALTERA 公司以雄厚的技术实力、独特的设计构思和功能齐全的芯片开发系统在激 烈的市场竞争中脱颖而出。为满足更广泛的设计要求，ALTERA 公司对其开发的 FPGA 器 件进行了改进，推出了功能超过普通 FPGA 的 FLEX8000 系列。再后来又推出了 MAX7000S 系列产品。通过该公司的先进的芯片开发软件 MAX+PLUS II，用户可以任意 对芯片进行编程、加密或用软件代替硬件，以满足自己的设计需要。 本课题就是基于 MAX7000S 系列芯片，运用 MAX+PLUS II 软件进行设计的。 3 多进制数字调制原理 3.13.1

26、 MFSKMFSK 简介简介 多进制数字频率调制（MFSK）简称多频制，是 2FSK 方式的推广。它是用不同的 载波频率代表种数字信息。多进制频键控（MFSK）的基本原理和 2FSK 是相同的，其 调制可以用频率键控法（频率选择法）和模拟的调频法来实现，不同之处在于使用 键控法时其供选的频率有 M 个，选择逻辑电路也比较复杂。 MFSK（多进制频移控），是一种在各种频率离散音频脉冲爆发传送数字信息的 信号调制方法。它原来是欧洲和英国政府机构在 20 世纪中叶使用。在那时它叫做 Piccolo,一种乐器的名字，这种乐器的声音音调很高，就像一个 MFSK 信号经过收音 机的喇叭时发出的声音。 MF

27、SK 类似频移监控（FSK），但是使用的频率要至少是两个。最常见的 MFSK 形 式使用 16 个频率，叫做 MFSK16。这些音调一次传送一个。每个音调持续时间不到一 秒。MFSK 中波特（每秒传输的数目）与比特/秒（bps）的比率要比二进制中小。这 减少了噪音和对数据传输速率的干扰的错误的产生。为了提供更大的精确性，前向 纠错技术（FEC）被使用。 MFSK 的主要缺点是信号频带宽，频带利用率低。因此，MFSK 多用于调制速率低 及多径延时比较严重的信道，如无线短波信道。 3.23.2 多进制数字频率调制的原理多进制数字频率调制的原理 串/并变换器和逻辑电路 1 将一组组输入的二进制码（每

28、 k 个码元为一组）对应 7 地转换成有 M 种状态的一个个多进制码。这 M 个状态分别对应 M 个不同的载波频率。 当 某 组 k 位二进制码到来时，逻辑电路 1 的输出一方面接通某个门电路，让相应 的载频发送出去，另一方面同时关闭其余所有的门电路。于是当一组组二进制码元 输入时，经相加器组合输出的便是一个 M 进制调频波形，其原理框图如下： 图 3.1 多进制频率调制系统的调制方框图 3.33.3 多进制数字频率解调的原理多进制数字频率解调的原理 MFSK 的解调同样有相干解调、非相干解调和锁相环法解调等多种解调方式，其 中非相干解调的原理如下图所示 M 频制的解调部分由 M 个带通滤波器

29、、包络检波器 及一个抽样判决器、逻辑电路 2 组成。各带通滤波器的中心频率分别对应发送端各 个载频。因而，当某一已调载频信号到来时，在任一码元持续时间内，只有与发送 端频率相应的一个带通滤波器能收到信号，其它带通滤波器只有噪声通过。抽样判 决器的任务是比较所有包络检波器输出的电压，并选出最大者作为输出，这个输出 是一位与发端载频相应的 M 进制数。逻辑电路 2 把这个 M 进制数译成 k 位二进制并 行码，并进一步做并/串变换恢复二进制信息输出，从而完成数字信号的传输。 其 原理框图如下： 二进制 信息 串 并 转 换 逻 辑 电 路 f1 f1 f1 门电路 门电路 门电路 相 加 器 1

30、2 。 。 。 M 1 2 。 。 。 M M MFSK 相加器 8 接 受 滤 波 器 带通滤 波器 f1 带通滤 波器 f2 带通滤 波器 f3 包络 检波 包络 检波 包络 检波 抽 样 判 决 器 逻 辑 电 路 MFSK 信息 1 2 二进制信 息 图 3.2 多进制频率调制系统的解调方框图 3.43.4 MFSKMFSK 调制解调原理调制解调原理 为了提高通信系统传输信息的有效性（信息传输速率或系统的频带利用率）和 可靠性（抗噪声性能） ，常采用多进制数字调制技术。通常把状态数大于 2 的数字信 号称为多进制信号。多进制数字调制，即用多进制信号去调制载波，例如用 M 进制 的信号去

31、键控载波而得到 M 进制已调信号，一般取 M=2k（k 为正整数） ，这样一个多 进制码元所传输的信息量是二进制码元的 k 倍。MFSK 系统又称为多进制调频或多频 制，它是 2FSK 系统的推广，该系统有 M 个不同的载波频率可供选择，每一个载波 频率对应一个 M 进制码元信息， 即用多个频率不同的正弦波分别代表不同的数字信 号，在某一码元时间内只发送其中一个频率的信号。MFSK 系统框图如下图所示。当 接收到某个载波时，只有一个带通滤波器有信号输出，其它的带通滤波器只有噪声 输出，抽样判决电路和逻辑电路的任务就是在某一时刻比较所有包络检波器的输出 电压，判断哪一路的输出最大，选出最大的输出

32、，就得到一个多进制码元，经逻辑 电路转变成 k 位二进制并行码，再经并/串变换电路转换成串行二进制码，从而完成 解调任务1。其原理框图如下： 图图 3.33.3 多进制系统（多进制系统（MFSKMFSK）原理框图）原理框图 。 。 。 。 M 9 图 3.4 多进制频率调制解调系统的方框图 图中，串/并变换器和逻辑电路 1 将一组组输入的二进制码（每K个码元为一组） 对应地转换成有（）种状态的一个个多进制码。这个状态分别对应个 不同的载波频率（ 1 f , 2 f 、, M f ） 。当某组K位二进制码到来时，逻辑电路 1 的输出 一方面接通某个门电路，让相应的载频发送出去，另一方面同时关闭其

33、余所有的门 电路。于是当一组组二进制码元输入时，经相加器组合输出的便是一个进制调频 波形。 频制的解调部分由个带通滤波器、包络检波器及一个抽样判决器、逻辑电 路 2 组成。各带通滤波器的中心频率分别对应发送端各个载频。因而，当某一已调 载频信号到来时，在任一码元 持续时间内，只有与发送端频率相应的一个带通滤波 器能收到信号，其它带通滤波器只有噪声通过。抽样判决器的任务是比较所有包络 检波器输出的电压，并选出最 大者作为输出，这个输出是一位与发端载频相应的 进制数。逻辑电路 2 把这个进制数译成K位二进制并行码，并进一步做并/串 变换恢复二进制信息输出，从而完成数字信号的传输。 3.53.5 M

34、FSKMFSK 信号的频谱、带宽及频带利用率信号的频谱、带宽及频带利用率 键控法产生的 MFSK 信号，可以看作由 M 个幅度相同、载频不同、时间上互不重叠 的 2ASK 信号叠加的结果。设 MFSK 信号码元的宽度为，即传输速率 b T b f1 （Baud） ， 则频制信号的带宽为 bMMFSK fffB2 1 . 式中 M f 为最高选用载频, 1 f 为最低选用载频。 MFSK 信号功率谱 fP 图如下所示。 10 图 3.5 MFSK 信号的功率谱 若相邻载频之差等于 b f2 ，即相邻频率的功率谱主瓣刚好互不重叠，这时的 MFSK 信号的带宽及频带利用率分别为 bMFSK MfB2

35、 (1) M M M k B kf MFSK b MFSK 2 log 2 2 (2) 式中， K M 2 ,K=2,3.。 可见，MFSK 信号的带宽随频率数的增大而线性增宽，频带利用率明显下降。 与 MASK 的频带利用率比较，其关系为 Mk Mk MASK MFSK 1 2 2 (3) 这说明，MFSK 的频带利用率总是低于 MASK 的频带利用率。 3.63.6 MFSKMFSK 系统的误码性能系统的误码性能 MFSK 信号采用非相干解调时系统的误码率为 2 2 1 r e M e p ( 4) 式中，r为平均信噪比。 MFSK 信号采用相干解调时系统的误码率为 22 1r erfc

36、M e p (5) 可以看出，多频制误码率随M增大而增加，但与多电平调制相比增加的速度要小的多。 4 MFSK 的 VHDL 建模与设计 4.14.1 MFSKMFSK 调制电路的调制电路的 VHDLVHDL 建模与设计及实现建模与设计及实现 MFSK 信号的产生有两种方法，直接调频法和频率键控法。直接调频法是用数字 基带信号直接控制载频振荡器的振荡频率。频率键控法也称频率选择法，当 M=4 时， 它有 4 个独立的振荡器，数字基带信号控制四选一开关，从而选择不同的高频振荡 11 信号实现 MFSK 调制，基带信号通过串/并转换得到 2 位并行信号，四选一开关根据 两位并行信号选择相应的载波输

37、出，当某组 K 位二进制码到来时，逻辑电路 1 的输 出一方面接通某个门电路，让相应的载频发送出去，另一方面同时关闭其余所有的 门电路。于是当一组组二进制码元输入时，经相加器组合输出的便是一个四进制调 频波形。其调制方框图如下图所示 图 4.1 MFSK 调制方框图 在 MAX+PLUSII 环境下，对 MFSK 调制电路进行 VHDL 设计，并进行编译、仿真， 得到调制模块的元件图如下图 4.2 以及仿真波形如下图 4.3 所示： 图 4.2 调制模块的元件图 12 图 4.3 调制波仿真图 图 4.4 调制模块仿真局部放大图 上图是调制程序的时序仿真图，在时序仿真中，仿真的总时间是 50u

38、s,输入的调 制信号 X 为 550K 的频率，输入的时钟信号 clock 为 0.9M 的频率，在时序仿真中， 通过计数器 q 的变化得到并行信号 yy,根据 yy 最终得到调制波信号 Y1。 4.24.2 MFSKMFSK 解调电路的解调电路的 VHDLVHDL 建模与设计及实现建模与设计及实现 四频制的解调部分如下图由四个 带通滤波器、包络检波器及一个抽样判决器、逻 辑电路 2 组成。各带通滤波器的中心频率分别对应发送端各个载频。因而，当某一已 调载频信号到来时，在任一码元 持续时间内，只有与发送端频率相应的一个带通滤波 器能收到信号，其它带通滤波器只有噪声通过。抽样判决器的任务是比较所

39、有包络检 波器输出的电压，并选出最 大者作为输出，这个输出是一位与发端载频相应的进制 数。逻辑电路 2 把这个进制数译成 位二进制并行码，并进一步做并/串变换恢复二进 制信息输出，从而完成数字信号的传输。 Clk Start 已调信号已调信号 X 分频器分频器 q 寄存器寄存器 xx 计数器计数器 m判决器判决器 yy 并并/串转换串转换 基带信号基带信号 13 图 4.5 四频制的解调方框图 对 MFSK 解调电路进行 VHDL 设计，并进行编译、仿真，得到解调模块的元件图如下图 4.6 及解调波仿真图如下图 4.7 与 4.8 所示： 图 4.6 解调模块元件图 图 4.7 解调波仿真图

40、图 4.8 解调波仿真局部放大图 图 4.8 是解调程序的时序仿真放大图，在时序仿真中，仿真的总时间是 50us,输 入的调制信号 X 为编辑输入的四进制时钟信号，输入的时钟信号 clock 为 0.9M 的频 率，通过时序仿真，得到解调波信号 Y2。 14 4.34.3 MFSKMFSK 调制解调电路的调制解调电路的 VHDLVHDL 建模与设计及实现建模与设计及实现 综合调制模块与解调模块就可以得到整个调制解调系统的方框图，如下图所示： Clk 基带信号基带信号 Start Clk X Y Start Clk X Y Start 信号信号 图 4.9 调制解调系统 图 4.10 调制解调时

41、序仿真全图 15 图 4.11 调制解调系统局部放大仿真图 图 4.10 与 图 4.11 是调制解调完整程序的时序仿真图，在时序图中，clock 是 12.5M 频率的输入时钟信号，start 是高电平，X 为 550K 的频率的调制波，从图中可 以看到输出的已调波 y1，共有四种不同宽度信号，他们代表着四种不同频率的已调 信号。以及可以看到输出的解调波 y2，解调波形与原基带信号大致一样，有稍微的 延迟。 5 硬件实现 设定工程文件后，选择用于编程的目标芯片，以便能在编译后得到有针对性的 时序仿真文件。在程序编好后，并且经过编译没有任何错误，仿真也得出了正确的 波形后，就可以将程序下载到指

42、定的芯片上。本次毕设所使用的下载芯片是 EPM7128SL84-15 芯片。 5.15.1 程序下载程序下载 下载验证的步骤以及所使用的器件如下： 16 选择菜单 AssignDevice,在弹出的对话框中的“Device Family”下拉列表中 选择需要的器件系列（MAX7000） ，使 Show Only Fastest Speed Grades 选项前的 “”去掉，以便显示出所有速度级别的器件，选择 EPM7128SL84-15 芯片。 在设计中，设定某项 VHDL 为工程应该注意的问题： 1.如果设计项目由多个 VHDL 文件组成，应先对低层次文件分别进行编辑、设 置成工程、编译、综

43、合，乃至仿真测试，通过以后备用。 2.最后将顶层文件（存在同一目录中）设置为工程，统一处理，这时顶层文件能 根据元件例化语句自动调用低层设计文件。 3.在设定顶层文件为工程后，底层文件原来设定的元件型号和引脚锁定信号自动 失效。元件型号的选定和引脚锁定情况时钟以工程文件（顶层文件）为设定标准。 同样，仿真结果也是针对工程文件的，所以在对队后的顶层文件处理时，仍然应该 对它重新设定元件型号和引脚锁定（以引脚锁定只有在最后的硬件测试时才是必须 的） 。 如果需要对特定的底层文件（元件）进行仿真，只能将某层文件（元件）暂时 设定为工程，进行功能测试或时序仿真。 做完器件设置并编译正确后，开始锁定管脚

44、。 在 MAX+PLUS菜单中，选择 Floor plan Editor 选项，此时会出现对话框。在 此界面选择 Layout 菜单 Device View 选项，出现所器件视图。在此视图的基础上将 程序中设定的输入输出信号锁定在对应管脚上。方法是：在 Unassigned Nodes USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MFSK IS PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X:

45、IN STD_LOGIC; y1: OUT STD_LOGIC; y2: OUT STD_LOGIC); END MFSK; ARCHITECTURE MMODEM OF MFSK IS COMPONENT MFSK_PORT PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT STD_LOGIC); END COMPONENT; COMPONENT MFSK2_PORT PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; Y: OU

46、T STD_LOGIC); END COMPONENT; SIGNAL a: STD_LOGIC; BEGIN I1:MFSK_PORT 20 PORT MAP (clk, start, x, y1); I2:MFSK_PORT PORT MAP (clk, start, x, a); I3:MFSK2_PORT PORT MAP (clk, start, a, y2); End MMODEM; LIBRARY IEEE; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MFSK_PORT IS PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_