ARM汇编语言程序设计基础 第8章TMS320C54x片内外设及应用实例

1、第第8章章 TMS320C54x片内外设及应用实例片内外设及应用实例 n8.1 定时器定时器 n8.2 时钟发生器时钟发生器 n8.3 定时器定时器/计数器编程举例计数器编程举例 n8.4 多通道缓冲串口多通道缓冲串口McBSP n8.5 多通道缓冲串口应用实例多通道缓冲串口应用实例 n8.6 主机接口主机接口HPI n8.7 外部总线操作外部总线操作 8.1 定时器定时器 n定时器的组成框图如图定时器的组成框图如图8-1所示。它有所示。它有3个存储器个存储器 映象存放器：映象存放器：TIM、PRD和和TCR。这。这3个存放器个存放器 在数据存储器中的地址及其说明如表在数据存储器中的地址及其说

2、明如表8-1所示。定所示。定 时器控制存放器时器控制存放器TCR位结构如图位结构如图8-2所示，各所示，各 控制位和状态位的功能如表控制位和状态位的功能如表8-2所示。所示。 返回首页 图8-1 定时器组成框图 表8-1 定时器的三个存放器 Timer0 地址 Timer1 地址 寄存器说明 0024H0030HTIM 定时器寄存器，每计数一次自动减 1 0025H0031HPRD 定时器周期寄存器，当TIM减为0 后，CPU自动将PRD的值装入TIM 0026H0032HTCR 定时器控制寄存器，包含定时器的 控制和状态位 15121110965430 保留softfreePSCTRBTSS

3、TDDR 图8-2 TCR位结构图 表8-2 定时器控制存放器TCR的功能 返回本节 8.2 时钟发生器时钟发生器 n8.2.1 硬件配置硬件配置PLL n8.2.2 软件可编程软件可编程PLL 返回首页 8.2.1 硬件配置硬件配置PLL n用于用于C541、C542、C543、C545和和C546芯片。芯片。 n所谓硬件配置所谓硬件配置PLL，就是通过，就是通过C54x的的3个引脚个引脚CLKMD1、 CLKMD2和和CLKMD3的状态，选定时钟方式，如表的状态，选定时钟方式，如表8-3所所 示。由表示。由表8-3可见，不用可见，不用PLL时，时，CPU的时钟频率等于晶的时钟频率等于晶 体

4、振荡器频率或外部时钟频率的一半；假设用体振荡器频率或外部时钟频率的一半；假设用PLL，CPU 的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数 NPLLN，使用，使用PLL可以使用比可以使用比CPU时钟低的外部时钟低的外部 时钟信号，以减少高速开关时钟所造成的高频噪声。时钟信号，以减少高速开关时钟所造成的高频噪声。 表8-3 时钟方式的配置 返回本节 8.2.2 软件可编程软件可编程PLL n软件可编程软件可编程PLL具有高度的灵活性，其时钟定标器提供各具有高度的灵活性，其时钟定标器提供各 种时钟乘法器系数，并能直接接通和关断种时钟乘法器系数

5、，并能直接接通和关断PLL。PLL的锁的锁 定定时器可以用于延迟转换定定时器可以用于延迟转换PLL的时钟方式，直到锁定为的时钟方式，直到锁定为 止。通过软件编程，可以选用以下两种时钟方式如表止。通过软件编程，可以选用以下两种时钟方式如表8- 4 8-6、图、图8-3所示。所示。 nPLL方式，其比例系数共方式，其比例系数共31种。靠锁相环电路完成。种。靠锁相环电路完成。 n分频分频DIV方式，其比例系数为方式，其比例系数为1/2和和1/4，在此方式下，在此方式下， 片内片内PLL电路不工作以降低功耗。电路不工作以降低功耗。 表8-4 复位时的时钟方式C5402 CLKMD 1 CLKMD 2

6、CLKMD 3 CLKMD寄存 器 时钟方式 000E007H乘15，内部振荡器工作，PLL工作 0019007H 乘10，内部振荡器工作，PLL工作 0104007H乘5，内部振荡器工作，PLL工作 1001007H乘2，内部振荡器工作，PLL工作 110F007H乘1，内部振荡器工作，PLL工作 1110000H乘1/2，内部振荡器工作，PLL不工作 101F000H乘1/4，内部振荡器工作，PLL不工作 011保留 表8-5 时钟方式存放器CLKMD各位域功能 表8-6 比例系数与CLKMD的关系 PLLN DIV PLLD PLLMUL比例系数 0X0140.5 0X150.25 10

7、014PLLMUL+1 10151 110或偶数(PLLMUL+1)2 11奇数PLLMUL4 图8-3 PLL锁定时间和CLKOUT频率的关系 返回本节 8.3 定时器定时器/计数器编程举例计数器编程举例 n【 例【 例 8-1】 设 时 钟 频 率 为】 设 时 钟 频 率 为 16.384M Hz， 在， 在 TMS320C5402的的XF端输出一个周期为端输出一个周期为2s的方波，的方波， 方波的周期由片上定时器确定，采用中断方法实方波的周期由片上定时器确定，采用中断方法实 现。现。 n1定时器定时器0的初始化的初始化 n1设置定时控制存放器设置定时控制存放器TCR地址地址0026H。

8、 n2设置定时存放器设置定时存放器TIM地址地址0024H。 n3设置定时周期存放器设置定时周期存放器PRD地址地址0025H。 返回首页 2定时器对定时器对C5402的主时钟的主时钟CLKOUT进行分频进行分频 CLKOUT与外部晶体振荡器频率在本系统中外部与外部晶体振荡器频率在本系统中外部 晶体振荡器的频率为晶体振荡器的频率为16.384MHz之间的关系由之间的关系由 C5402的三个引脚的三个引脚CLKMD1、CLKMD2和和 CLKMD3的电平值决定，为使主时钟频率为的电平值决定，为使主时钟频率为MHz， 应使应使CLKMD1=1、CLKMD2=1、CLKMD3=0， 即即PLL1。

9、3中断初始化中断初始化 1中断屏蔽存放器中断屏蔽存放器IMR中的定时屏蔽位中的定时屏蔽位TINT0置置 1，开放定时器，开放定时器0中断。中断。 2状态控制存放器状态控制存放器ST1中的中断标志位中的中断标志位INTM位位 清零，开放全部中断。清零，开放全部中断。 4汇编源程序如下：汇编源程序如下： .mmregs .def _c_int00 STACK .usect STACK,100h t0_cout.usect vars,1 ;计数器计数器 t0_flag .usect “vars,1 ;当前当前XF输出电平标志。输出电平标志。 t0_flag=1，那么，那么XF=1； ;t0_flag

10、=0，那么，那么XF=0 TVAL .set 1639 ;16401061=1ms 因中断程序中计数器因中断程序中计数器 初值初值 ;t0_cout=1000，所以定时时间：，所以定时时间：1ms1000=1s TIM0.set0024H;定时器定时器0存放器地址存放器地址 PRD0.set0025H TCR0.set0026H .data TIMES .int TVAL ;定时器时间常数定时器时间常数 .text * ; 中断矢量表程序段中断矢量表程序段 _c_int00 b start nop nop NMI rete;非屏蔽中断非屏蔽中断 nop nop nop SINT17 .spac

11、e 4*16;各软件中断各软件中断 SINT18 .space 4*16 SINT19 .space 4*16 SINT20 .space 4*16 SINT21 .space 4*16 SINT22.space 4*16 SINT23.space 4*16 SINT24.space 4*16 SINT25.space 4*16 SINT26.space 4*16 SINT27.space 4*16 SINT28.space 4*16 SINT29.space 4*16 SINT30.space 4*16 INT0rsbx intm;外中断外中断0中断中断 rete nop nop INT1r

12、sbx intm;外中断外中断1中断中断 rete nop nop INT2rsbx intm;外中断外中断2中断中断 rete nop nop TINT: bdtimer ;定时器中断向量定时器中断向量 nop nop nop RINT0:rete;串口串口0接收中断接收中断 nop nop nop XINT0:rete;串口串口0发送中断发送中断 nop nop nop SINT6 .space 4*16 ;软件中断软件中断 SINT7 .space 4*16 ;软件中断软件中断 INT3:rete;外中断外中断3中断中断 nop nop nop HPINT: rete;主机中断主机中断

13、nop nop nop RINT1: rete;串口串口1接收中断接收中断 nop nop nop XINT1: rete;串口串口1发送中断发送中断 nop nop nop * start: LD #0,DP STM#STACK+100h,SP STM #07FFFh,SWWSR STM #1020h,PMST ST #1000,*(t0_cout) ;计数器设置为计数器设置为 1000(1s) SSBX INTM;关全部中断关全部中断 LD #TIMES,A READA TIM0;初始化初始化 TIM,PRD READA PRD0 STM #669h,TCR0；初始化初始化TCR0 STM

14、 #8,IMR;初始化初始化 IMR, 使能使能 timer0 中断中断 RSBX INTM;开放全部中断开放全部中断 WAIT: B WAIT * ;定时器定时器0中断效劳子程序中断效劳子程序 timer:ADDM #-1,*(t0_cout);计数器减计数器减1 CMPM *(t0_cout),#0;判断是否为判断是否为0 BC next,NTC;不是不是0，退出循环，退出循环 ST#1000,*(t0_cout);为为0，设置计数器，并将，设置计数器，并将XF取反取反 BITF t0_flag,#1 BC xf_out,NTC SSBX XF ST #0,t0_flag B next x

15、f_out:RSBX XF ST #1,t0_flag next: RSBX INTM RETE .end 5链接命令文件链接命令文件times d如下：如下： times.obj MEMORY PAGE 0:RAM1: origin =1000h ,length =500h PAGE 1:SPRAM1: origin=0060h,length=20h SPRAM2: origin=0100h,length=200h SECTIONS .text :RAM1 PAGE 0 .data :RAM1 PAGE 0 vars :SPRAM1 PAGE 1 STACK:SPRAM2 PAGE 1 返回

16、本节 8.4 多通道缓冲串口多通道缓冲串口McBSP n8.4.1 McBSP原理框图及信号接口原理框图及信号接口 n8.4.2 McBSP控制存放器控制存放器 n8.4.3 时钟和帧同步时钟和帧同步 n8.4.4 McBSP数据的接收和发送数据的接收和发送 n8.4.5 有关的几个概念有关的几个概念 返回首页 8.4.1 McBSP原理框图及信号接口原理框图及信号接口 nTMS320C54xx多通道缓冲串口多通道缓冲串口McBSP由引由引 脚、接收发送局部、时钟及帧同步信号产生、多脚、接收发送局部、时钟及帧同步信号产生、多 通道选择以及通道选择以及CPU中断信号和中断信号和DMA同步信号组成

17、，同步信号组成， 如图如图8-4所示。所示。 n表表8-7给出了有关引脚的定义，给出了有关引脚的定义，McBSP通过这通过这7个个 引脚为外部设备提供了数据通道和控制通道。引脚为外部设备提供了数据通道和控制通道。 McBSP通过通过DX和和DR实现实现DSP与外部设备的通信与外部设备的通信 和数据交换。和数据交换。 图8-4 McBSP原理框图 RSR RBR XSR 扩展 压缩 DRR DXR RCR XCR SRGR PCR RCER XCER MCR McBSP 时钟与帧同步 发生与控制 多通道选择 16 位 外 设 总 线 DR DX SPCR CLKX CLKR FSX FSR CL

18、KS RINT XINT REVT XEVT REVTA XEVTA 向CPU发出的 中断请求信号 DMA同 步操作 表8-7 McBSP引脚说明 引脚I/O/Z说明 DRI串行数据接收 DXO/Z串行数据发送 CLKRI/O/Z接收数据位时钟 CLKXI/O/Z发送数据位时钟 FSRI/O/Z接收帧同步 FSXI/O/Z发送帧同步 CLKSI外部时钟输入 表8-8 McBSP内部信号说明 信号说明 RINT接收中断，送往CPU XINT发送中断，送往CPU REVTDMA接收到同步事件 XEVT向DMA发出事件同步 REVTA DMA接收到同步事件A XEVTA向DMA发出事件同步A 返回本

19、节 8.4.2 McBSP控制存放器控制存放器 1控制存放器及其映射地址控制存放器及其映射地址 表表8-9列出了列出了McBSP控制存放器及其映射地址。控制存放器及其映射地址。 子块数据存放器子块数据存放器SPSDx用于指定对应子地址存放器用于指定对应子地址存放器 中数据的读写，其内部连接方式如图中数据的读写，其内部连接方式如图8-5所示。这所示。这 种方法的好处是可以将多个存放器映射到一个较种方法的好处是可以将多个存放器映射到一个较 小的存储空间。小的存储空间。 表8-9 McBSP控制存放器及其映射地址 SPSDx 复 接 器 SPCR1x SPCR2x RCR1x PCRx SPSAx

20、子地址 0 x0000 0 x0001 0 x0002 0 x000E 图8-5 子地址映射示意图 2串行口的配置串行口的配置 串口控制存放器串口控制存放器SPCR1、SPCR2和引脚控制存放器和引脚控制存放器 PCR用于对串口进行配置，接收控制存放器用于对串口进行配置，接收控制存放器RCR1、 RCR2和发送控制存放器和发送控制存放器XCR1、XCR2分别对接收分别对接收 和发送操作进行控制。和发送操作进行控制。 1串口控制存放器串口控制存放器SPCR1、SPCR2串口控制存放器串口控制存放器 1SPCR1结构如图结构如图8-6所示，表所示，表8-10为为SPCR1控制位控制位 功能说明。串

21、口控制存放器功能说明。串口控制存放器2SPCR2结构如图结构如图8-7所所 示，表示，表8-11为为SPCR2控制位功能说明。控制位功能说明。 2引脚控制存放器引脚控制存放器PCR。引脚控制存放器。引脚控制存放器PCR 结构如图结构如图8-8所示，表所示，表8-12为为PCR控制位功能说明。控制位功能说明。 图8-6 串口控制存放器1SPCR1 表8-10 SPCR1控制位功能说明 图8-7 串口控制存放器2SPCR2 表8-11 SPCR2控制位功能说明 图8-8 引脚控制存放器PCR 表8-12 PCR控制位功能说明 3接收控制存放器接收控制存放器RCR1,2。结构如图。结构如图8-9 所

22、示，表所示，表8-13所示为所示为RCR1控制位功能说明，表控制位功能说明，表8- 14所示为所示为RCR2控制位功能说明。控制位功能说明。 4发送控制存放器发送控制存放器XCR1,2。发送控制存。发送控制存 放器放器XCR1,2结构如图结构如图8-10所示，表所示，表8-15所所 示为示为XCR1控制位功能说明，表控制位功能说明，表8-16所示为所示为XCR2 控制位功能说明。控制位功能说明。 aRCR1 bRCR2 图8-9 接收控制存放器RCR1,2 表8-13 RCR1控制位功能说明 表8-14 RCR2控制位功能说明 aXCR1 bXCR2 图8-10 发送控制存放器XCR1,2 表

23、8-15 XCR1控制位功能说明 表8-16 XCR2控制位功能说明 返回本节 8.4.3 时钟和帧同步时钟和帧同步 n采样率发生器由三级时钟分频组成，如图采样率发生器由三级时钟分频组成，如图8-11所示，可以所示，可以 产生可编程的产生可编程的CLKG数据位时钟信号和数据位时钟信号和FSG帧同步帧同步 时钟信号。时钟信号。CLKG和和FSG是是McBSP的内部信号，用于驱的内部信号，用于驱 动接收动接收/发送时钟信号发送时钟信号CLKR/X和帧同步信号和帧同步信号 FSR/X。采样率发生器时钟既可以由内部的。采样率发生器时钟既可以由内部的CPU时钟时钟 驱动驱动CLKSM=1，也可以由外部时

24、钟源驱动，也可以由外部时钟源驱动 CLKSM=0。采样率发生器存放器。采样率发生器存放器SRGR1，2控制控制 着采样率发生器的各种操作，其结构如图着采样率发生器的各种操作，其结构如图8-12所示。表所示。表8- 17所示为所示为SRGR1控制位功能说明，表控制位功能说明，表8-18所示为所示为SRGR2 控制位功能说明。控制位功能说明。 1 0 CLKSM CLKS CLKSP CPU时钟 CLKSRG 帧脉 冲 CLKGDVFPERFWID FSG 帧脉冲检测 与时钟同步 CLKG GSYNC FSR 图8-11 采样率发生器框图 a采样率发生器存放器1 (SRGR1) b 采样率发生器存

25、放器2 (SRGR2) 图8-12 采样率发生器存放器SRGR1，2结构图 表8-17 SRGR1控制位功能说明 表8-18 SRGR2控制位功能说明 图8-13 可编程帧周期和帧脉冲宽度 返回本节 8.4.4 McBSP数据的接收和发送数据的接收和发送 n数据的接收是通过三级缓冲完成的，例如，通过设置数据的接收是通过三级缓冲完成的，例如，通过设置 SPCR1存放器的存放器的RINTM=00b，那么可由，那么可由RRDY信号驱动信号驱动 产生接收中断信号产生接收中断信号RINT，TMS320C54xx CPU响应中断，响应中断， 读取读取DRR中的数据。接收时序如图中的数据。接收时序如图8-1

26、4所示。所示。 n数据的发送通过两级缓冲完成，通过设置数据的发送通过两级缓冲完成，通过设置SPCR2存放器的存放器的 XINTM=00b，可由，可由XRDY驱动产生发送中断信号驱动产生发送中断信号XINT， TMS320C54xx CPU响应中断，将下一个发送数据写入响应中断，将下一个发送数据写入 DXR中，随后中，随后XRDY降为降为0。发送时序如图。发送时序如图8-15所示。所示。 图8-14 数据的接收 图8-15 数据的发送 返回本节 8.4.5 有关的几个概念有关的几个概念 1相的概念相的概念 在在McBSP中，帧同步信号表示一次数据传输的开始。中，帧同步信号表示一次数据传输的开始。

27、 帧同步信号之后的数据流可以有两个相帧同步信号之后的数据流可以有两个相相相1 和相和相2。相的个数。相的个数1或或2可以通过设置可以通过设置RCR2和和 XCR2中的中的R/XPHASE位来实现。每帧的字位来实现。每帧的字 数和每字的位数分别由数和每字的位数分别由R/XFRLEN1,2和和 R/XWDLEN1,2决定如图决定如图8-6、8-18所所 示示 。 图8-16 例8-2的图 图8-17 例8-3的图 2数据延迟数据延迟 每一帧都是从帧同步信号有效时到来的第一个时钟每一帧都是从帧同步信号有效时到来的第一个时钟 周期开始的。实际的数据接收或传输开始时刻相周期开始的。实际的数据接收或传输开

28、始时刻相 对于帧的开始时刻可以有延时，这一延时称为数对于帧的开始时刻可以有延时，这一延时称为数 据延迟，用据延迟，用RDATDLY和和XDATDLY分别指定接收分别指定接收 和发送的数据延迟。可编程数据延迟的范围为和发送的数据延迟。可编程数据延迟的范围为0、 1、2个时钟周期个时钟周期R/XDATDLY = 00b 10b， 如图如图8-18所示。所示。 图8-18 数据延迟 3SPI协议：协议：McBSP时钟停止模式时钟停止模式 SPI协议是一种主从配置的、支持一个主方、一个协议是一种主从配置的、支持一个主方、一个 或多个从方的串行通信协议，一般使用或多个从方的串行通信协议，一般使用4条信号

29、条信号 线：串行移位时钟线线：串行移位时钟线SCK、主机输入、主机输入/从机输从机输 出线出线MISO、主机输出、主机输出/从机输入线从机输入线MOSI、 低电平有效的使能信号线低电平有效的使能信号线 。如图。如图8-198-22 所示、表所示、表8-19、20所示。所示。 SS 图8-19 McBSP作为SPI模式的主设备 图8-20 McBSP作为SPI模式的从设备 图8-21 CLKSTP=10b、CLKXP=0时 钟停止模式1的时序图 图8-22 CLKSTP=11b、CLKXP=1 时钟停止模式4的时序图 表8-19 McBSP存放器位域设置SPI模式的主设备 表8-20 McBSP

30、存放器位域设置SPI模式的从设备 返回本节 8.5 多通道缓冲串口应用实例多通道缓冲串口应用实例 n8.5.1 TLV1572高速串行高速串行ADC与与TMS320C5402接口接口 设计设计 n8.5.2 TLC5617串行串行DAC与与TMS320C5402接口设计接口设计 n8.5.3 语音接口芯片语音接口芯片TLC320AD50C与与TMS320C5402 接口设计接口设计 返回首页 8.5.1 TLV1572高速串行高速串行ADC与与TMS320C5402接口设计接口设计 1TLV1572芯片简介芯片简介 TLV1572是高速同步串行的是高速同步串行的10位位A/D转换芯片，单转换芯

31、片，单 电源电源2.7 V至至5.5 V供电，供电，8引脚引脚SOIC封装。功耗封装。功耗 较低较低3V供电功耗供电功耗3W，5V供电功耗供电功耗25W， 当当AD转换不进行期间自动进入省电模式。转换不进行期间自动进入省电模式。5V供供 电、时钟速率电、时钟速率20MHz时最高转换速率为时最高转换速率为1.25 MSPS，3V供电、时钟速率供电、时钟速率10MHz时最高转换速时最高转换速 率为率为625 KSPS。TLV1572 D封装引脚排列如图封装引脚排列如图 8-23所示，所示，TLV1572的引脚说明如表的引脚说明如表8-21所示。所示。 图8-23 TLV1572的引脚排列 CS V

32、REF GND AIN DO FS VCC SCLK 1 2 3 45 6 7 8 表8-21 TLV1572引脚功能表 2TLV1572与与TMS320系列系列DSP的连接的连接 图8-24 TLV1572与TMS320系列 DSP连接框图 图8-25 TLV1572 DSP工作方式时序图 3TLV1572与与TMS320C5402的的McBSP1接口软件接口软件 编程编程 【例【例8-4】在本例应用中，】在本例应用中，TMS320C5402的的 McBSP1以以CPU中断的方式读取中断的方式读取TLV1572模数转模数转 换结果，并存放在换结果，并存放在DSP片内的片内的DARAM区的区的

33、 3000H开始的单元中，共采样开始的单元中，共采样256个点，个点，A/D转换转换 的速率为的速率为64kHz，由串口，由串口McBSP1的帧频决定，的帧频决定， TMS320C5402的主时钟频率为的主时钟频率为MHz。其实现程。其实现程 序略序略 返回本节 8.5.2 TLC5617串行串行DAC与与TMS320C5402接口设计接口设计 1TLC5617工作原理工作原理 TLC5617是带有缓冲基准输入的双路是带有缓冲基准输入的双路10位电压输出位电压输出 数模转换器。数模转换器。 TLC5617通过与通过与CMOS兼容的兼容的3线线 串行接口实现数字控制，器件接收的用于编程的串行接口

34、实现数字控制，器件接收的用于编程的 16位字的前位字的前4位用于产生数据的传送模式，中间位用于产生数据的传送模式，中间 10位产生模拟输出，最后两位为任意的位产生模拟输出，最后两位为任意的LSB位位 如图如图8-268-28、表、表8-22、23所示。所示。 CS REFIN AGND DINVD D SCLK 1 2 3 45 6 7 8 OUT A OUT B 图8-26 TLC5617引脚排列 表8-22 TLC5617引脚功能说明 REFIN 6 DAC+ - + - 上电复位 控制逻辑 10-Bit DAC 锁存器 A 双缓冲 锁存器 10-Bit DAC 锁存器 B + - + -

35、 DAC 16-Bit移位寄存器 4位可编 程控制位 (LSB) (MSB) 12位数据位 5 3 2 1 AGND CS SCLK DIN DAC A DAC B 7 OUT A (电压输出) RR RR 4 OUT B (电压输出) 图8-27 TLC5617功能框图 CS SCLK DIN DAC OUT A/B 可编程控制位（4） D15D14D13D12D11D0 DAC数 据位 （12） tS tsu(CS2) tsu(CS1) tw(CH)tw(CL) tsu(CSS) tsu(DS)th(DH) 终值0.5LSB 图8-28 TLC5617的时序图 表8-23 可编程控制位D1

36、5D12功能表 2TLC5617与与TMS320C5402的的McBSP接口设计接口设计 TLC5617符合符合SPI数字通信协议，而数字通信协议，而TMS320C54xx 系列系列DSP芯片的多通道缓冲串口芯片的多通道缓冲串口McBSP工作工作 于时钟停止模式时与于时钟停止模式时与SPI协议兼容。协议兼容。TLC5617与与 TMS320C5402的的McBSP0接口连接如图接口连接如图8-29所所 示。示。 FSX0 FSR0 DX0 CLKX0 CS DIN SCLK REFIN 2.5V VCC OUTA OUTB 5V GND CLKR0 TMS320C5402 TLC5617 图8

37、-29 TMS320C5402与TLC5617的连接 3软件设计软件设计 给出了较完整的软件程序，包括主程序、串口初始给出了较完整的软件程序，包括主程序、串口初始 化程序和化程序和CPU中断效劳程序，中断效劳程序分别中断效劳程序，中断效劳程序分别 对数据进行处理，然后在对数据进行处理，然后在TLC5617的的A、B两个两个 通道同时输出。通道同时输出。TMS320C5402的主时钟频率为的主时钟频率为 MHz，数模转换速率为，数模转换速率为128kHz。汇编源程序略。汇编源程序略 返回本节 8.5.3 语音接口芯片语音接口芯片TLC320AD50C与与 TMS320C5402接口设计接口设计

38、1模拟接口芯片模拟接口芯片TLC320AD50C的工作原理的工作原理 音频接口芯片音频接口芯片TLC320AD50C集成了集成了16位位A/D和和D/A 转换器，使用过采样转换器，使用过采样over sampling技术提技术提 供供16位位A/D和和D/A低速信号转换，该器件包括两低速信号转换，该器件包括两 个串行的同步转换通道，工作方式和采样速率均个串行的同步转换通道，工作方式和采样速率均 可由可由DSP编程设置。其内部编程设置。其内部ADC之后有抽样滤波之后有抽样滤波 器，器，DAC之前有插值滤波器，接收和发送可同时之前有插值滤波器，接收和发送可同时 进行。进行。 图8-30 AD50C

39、的引脚排列 图8-31 AD50C的内部结构框图 nAD50C片内还包括一个定时器和控制器。该芯片片内还包括一个定时器和控制器。该芯片 可工作在单端或差分方式，支持可工作在单端或差分方式，支持3个从机级联，个从机级联， 其参数设置模式采用单线串行口直接对内部存放其参数设置模式采用单线串行口直接对内部存放 器编程，不受数据转换串行口的影响。器编程，不受数据转换串行口的影响。 n1ADC信号通道如图信号通道如图8-32、8-33 n2DAC信号通道如图信号通道如图8-34所示所示 n3AD50C的控制存放器如表的控制存放器如表8-24所示所示 图8-32 ADC通道主通信时序图 图8-33 ADC

40、通道主通信和次通信时序图 图8-34 DAC信号通道主通信和次通信时序图 表8-24 控制存放器1位功能表 表8-25 控制存放器2位功能表 表8-26 控制存放器3位功能表 表8-27 控制存放器4位功能表 表8-28 存放器映象表 寄存器编 号 D12D11D10D9D8 寄存器名字 000000 空操作寄存器 100001 控制寄存器1 200010 控制寄存器2 300011 控制寄存器3 400100 控制寄存器4 2TLC320AD50C与与TMS320C5402硬件接口设计硬件接口设计 硬件连接采用硬件连接采用AD50C为主控模式为主控模式=1，向，向C5402的的 McBSP0

41、从设备提供从设备提供SCLK数据移位时钟和数据移位时钟和FS 帧 同 步 脉 冲 ， 并 控 制 数 据 的 传 输 过 程 。 帧 同 步 脉 冲 ， 并 控 制 数 据 的 传 输 过 程 。 TMS320C5402工作于工作于SPI方式的从机模式，方式的从机模式，CLKX0和和 FSX0为输入引脚，在接收数据和发送数据时都是利用外为输入引脚，在接收数据和发送数据时都是利用外 界时钟和移位脉冲。界时钟和移位脉冲。C5402与与TLC320AD50C的硬件连接的硬件连接 如图如图8-35所示。所示。 FS SCLK DIN DOUT FSX0 FSR0 CLKR0 CLKX0 DX0 DR0

42、 TLC320AD50C MCLK TMS320C5402 8.192MHz FC 图8-35 TMS320C5402与TLC320AD50C的硬 件连接示意图 3软件编制过程软件编制过程 1TMS320C5402串口的初始化。串口的初始化。 2AD50C初始化。初始化。 3用户代码的编写。用户代码的编写。 返回本节 8.6 主机接口主机接口HPI n8.6.1 HPI-8接口的结构接口的结构 n8.6.2 HPI-8控制存放器和接口信号控制存放器和接口信号 n8.6.3 HPI-8接口与主机的连接框图接口与主机的连接框图 n8.6.4 HPI的的8条数据线作通用的条数据线作通用的I/O引脚引

43、脚 返回首页 8.6.1 HPI-8接口的结构接口的结构 nHPI-8是一个是一个8位的并行口，外部主机是位的并行口，外部主机是HPI的主的主 控者，控者，HPI-8作为主机的从设备，其框图如图作为主机的从设备，其框图如图8- 36所示。其接口包括一个所示。其接口包括一个8比特的双向数据总线、比特的双向数据总线、 各种控制信号及各种控制信号及3个存放器。片外的主机通过修个存放器。片外的主机通过修 改改HPI控制存放器控制存放器HPIC设置工作方式，通过设置工作方式，通过 设置设置HPI地址存放器地址存放器HPIA来指定要访问的片来指定要访问的片 内内RAM单元，通过读单元，通过读/写数据锁存器

44、写数据锁存器HPID来来 对指定存储器单元读对指定存储器单元读/写。主机通过写。主机通过HCNTL0、 HCNTLl管脚电平选择管脚电平选择3个存放器中的一个。个存放器中的一个。 图8-36 HPI-8框图 返回本节 8.6.2 HPI-8控制存放器和接口信号控制存放器和接口信号 nHPI控制存放器控制存放器HPIC状态位控制着状态位控制着HPI操作：操作： n1BOB：字节次序位。：字节次序位。 n2SMOD：标准：标准HPI-8寻址方式位。寻址方式位。 n3DSPINT：主机向：主机向C54x发出中断位。发出中断位。 n4HINT：C54x向主机发出中断位。向主机发出中断位。 n5XHPIA：增强：增强HPI-8扩展寻址使能位。扩展寻址使能位。 n6HPIENA：增强：增强HPI-8使能状态位。使能状态位。 主机从HPIC存放器读出数据 主机写入HPIC存放器的数据 C54x从HPIC存放器读出的数据 C54x写入HPIC存放器的数据 图8-37 标准HPI-8的HPIC存放器位结构图 主机从HPIC存放器读出数据 主机写入HPIC存放器的数据 C54xx从HPIC存放器读出的数据 C54xx写入HPIC存放器的数据 图8-38