AllegroPCB层叠设置

1、Cade nee Allegro 16.5 层叠设置孙海峰对于刚学习Cade nee Allegro ，或者刚从其他 EDA软件(如Protel)转为 Allegro使用上的朋友，其颜色设置、层叠意义往往使人望而却步。如此多的额 叠层，更细致的、更可靠的层叠设置，如何更好的理解和把握，哪些层叠对于我 们设计是常用或必需的呢，我将在以下做详细的介绍。翻开，进入Cade nee PCB设计环境，点击工具栏的 耳1!按钮，或执行菜单Display/Color/Visibility 命令，翻开层叠颜色设置的界面， 以此为根底，我来介绍详细的层叠意义。在弹出的颜色设置对话框中可以看到，设计环境将颜 色设

2、置分为不同类型层叠，根据个人习惯分别进行设置，要设置好，先必须了解 各个层叠的具体意义。1、PCB根本叠层Staek-up设置a) Subelass子层叠，表示PCB中具体层叠，包括：Top层、Bottom层、 内层(POW/GND )、阻焊层(Soldermask_Top/Soldermask_Bottom )、加焊 层(Pastemak_Top/Pastemask_Bottom )，其他 Subelass 子层叠目前设计中 不需要用到，包括底片应用层(Filmmasktop/Filmmaskbottom )等，这些不常 用的层叠不用花时间去了解的，与目前无关。b) 子层叠相应的对象 Obj

3、ects，与上述的Subelass 一起使用，用以显示不同子层叠上相应对象，包括子层叠上对应的Pin引脚、Via过孔、Eteh走线、DRC规那么错误、Plan覆铜平面、Anti Etch隔离走线(用于铜皮分割)，这样既 可配合子层叠，设置对应层不同对象的颜色。此外， Boundary轮廓、Cativy埋 入式器件腔体等对象暂时不用去考虑，与现在大局部 PCB设计暂时没有关系。2、PCB区域叠层Areas设置高速PCB设计经常会用到区域的概念，包括：Constraint Region高速区域 约束的特殊规那么区域、Route Keep Out禁止布线区域、Via Keep Out禁止放置 过孔区

4、域、Paekage Keep Out禁止布局区域、Paekage Keep In允许布局区域、Route Keep In 允许布线区域，这里的区域都需要熟悉，我们在做高速协同的PCB 设计时，这些区域叠层都必须用到的。3、PCB 总体结构层叠 Board Geometry在 Allegro PCB 设计中，其总体的结构层叠就在 Board Geometry 的层叠设 置中，其中很多层叠对于我们 PCB 设计而言，是不用考虑的。下面介绍下 PCB 工程师主要关注的层叠，包括 PCB 板框层 Outline 、PCB 的丝 印( Silkscreen_Top/Silkscreen_Bottom )

5、、 PCB 板材阻焊层( Soldermask_Top/Soldermask_Bottom ),在 Board Geometry 中我们只要掌握 这几个 Subclass 子层叠即可，其他层叠电子工程师可以不用考虑。4、封装层叠设置 Package Geometry在 Package Geometry 层叠中的子层叠均为封装的层叠， 包括封装的装配层 ( Assembly_Bottom/Assembly_Top )、封装引脚号( Pin_Number )、封装外 形( Place_Bound_Top/Place_bound_Bottom )以及封装的加焊层、阻焊层等， 这些常用的子层叠熟悉即可

6、。此外，其他的封装子层叠，我们暂时不去考虑，一 般不会用到，这里都是建封装库对应封装外形的层叠。5、埋入式器件层叠设置 Embedded Geometry在 Cadence Allegro 16.5 版本中，软件增加了埋入式器件的设计环境，即 Embedded Component ，对应 Embedded Geometry 即用以设置埋入式器件的 层叠。这里埋入式器件对应的层叠与普通器件类似，目前大局部 PCB 设计还没 有大量采用埋入式器件，因此使用率极小，暂时不做介绍。6、器件信息层叠设置 Component对于 PCB 上器件而言，封装信息仍不能完全反响器件信息， Package Geo

7、metry 封装层叠中只有封装本身的层叠， 还不包括器件信息。 在 Component 该层叠中，我们即可设置器件的其他信息，其纵向 Subclass 中一般只考虑器件 装配层信息( Assembly_Top/Assembly_Bottom )以及丝印层信息 ( Silkscreen_Top/Silkscreen_Bottom )；横向表示器件信息层叠，包括器件值 Component Value 、器件类型 Device Type 、器件位号 Ref Des 、器件误差 Tolerance 等器件信息。我们掌握这些器件信息层叠即可根据需要快捷的进行器 件信息层叠设置了。7、PCB 相关生产层叠

8、设置 Manufacturing在 PCB 设计完成后，需要输出钻孔、底片等生产加工数据，以便完成 PCB 的后期实现。对于 PCB 工程师，就需要了解根本生产加工信息，以便正确的输 出板厂所需的 PCB 相关设计数据。在 Manufacturing 层叠中，包括了 PCB 生产数据的相关层叠，工程师只要 掌握其中的相关定义，就可以正确的输出板厂所需数据。其中 Subclass 包括： 钻孔符号(NCdrill_Figure )、钻孔表(NCdrill_Legend )、钻孔数据(NCIegend-1-6 ) 等这些重点需要了解的(板厂必需数据)；假设有需要，再考虑丝印自动调整层( Autos

9、ilk_Top/Autosilk_Bottom )、底片总外壳尺寸( Photoplot_Outline )、 PCB 测试点层叠( Probe_Top/Probe_Bottom )、禁止测试点层叠( No_Probe_Top/No_Probe_Bottom )等等。根据不同生产需要，产品不同的 阶段，工程师可以对生产数据的输出进行合理控制。8、PCB 幅员格式层叠 Drawing Format 根据不同行业、不同企业的不同需要， PCB 设计会呈现不同的格式，不同特征，那些特征符号即可在 Drawing Format 层叠中选择。因此，幅员格式，用 以帮助工程师为 PCB 设计做出特定的标注

10、，主要注意的子层叠 Subclass 包括： PCB 设计原点层( Drawing_Origin )以及幅员 Title 信息层( Title_Block/Title_Data )等层叠。此外，该 Drawing Format 层叠在 PCB 设计与数据输出过程中，很少被使 用，只要稍微了解意义即可，不需要深究的。9、PCB 信号完整性分析相关层叠设置 Analysis在 Aanlysis 信号完整性仿真信息层叠中，记录的是 Allegro PCB SI 仿真相 关输出层叠，当我们进行 SI 仿真时候，会产生一些相关数据信息在某些特定的 SI 仿真子层叠，我们就可以翻开这边的颜色设置来观察。从

11、上面的层叠介绍，了解到 Cadence Allegro PCB 设计相关的所有层叠设 置意义，这样我们就可以轻松根据企业的模板或自己的喜好为不同层叠设置不同 颜色，并可以配以不同的 stipple patterns ，以清楚清楚的将 PCB 不同的层叠、 不同的信息同时显示在 PCB 设计环境中，这样可以大大提高我们的设计效率。 当然，如果我们在 PCB 设计过程中，遇到一些情况，譬如： Allegro 设计环境中 的层叠设置无法正确标示所需的特殊层叠， 或者企业有某些特殊规定、 特殊使用 的层叠，诸如此类情况出现时， Allegro 自带的叠层已经不再适用 PCB 设计，我 们也可以在 PCB 中进行层叠的自定义，以到达设计要求。综上所述，设计环境中的层叠设置是多样化、专业化、 细致化的，其广泛的层叠设置以全面的 PCB 层叠资源，囊括了 PCB 设计、检 查