奇数和半整数分频器

1、奇数分频器1 引言分频器在 CPLD/FPGA 设计中使用频率非常高，尽管目前大部分设计 中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频、小数倍分 频的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方 法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无 需改动原器件或电路板，只需重新编程，在数分钟内即可完成。对于偶数分频， 使用一模 N 计数器模块即可实现， 即每当模 N 计数器 从 0 开始计数至 N 时，输出时钟进行翻转，同时使计数器复位，使之从 0 开始重新计数，以此循环即可实现。但对于奇数分频，实现50%的占空比却是比较困难的。下面给出占空比 50%的

2、奇数分频器的设计源程序和仿真 结果。2 VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; -添加库ENTITY fdiv ISPORT( clk,reset : IN STD_LOGIC; preset: IN INTEGER; clkout : OUT STD_LOGIC);END fdiv;-设计实体 -端口说明-preset: 分频预置数 - -clkout : 分频后得到的时钟ARCHITECTURE behave OF fdiv ISSIGNAL s1,s2 : STD_L

3、OGIC;SIGNAL cnt : INTEGER RANGE 0 TO preset-1;-设计构造体- 内部信号 s1,s2 -模为 preset 的计数信号BEGINP1: PROCESS(clk,reset)BEGINIF reset=1 THEN cnt=0;ELSIF clkevent AND clk=1 THEN IF cnt=0 THEN-计数器cnt=preset-1;ELSE cnt=cnt-1;END IF;END IF;END PROCESS;P2: PROCESS(clk,reset)BEGINIF reset=1 THENs1=1;ELSIF clkevent AN

4、D clk=1 THENIF cnt=0 THENs1=NOT s1;ELSEs1=s1;END IF;END IF;END PROCESS;P3: PROCESS(clk,reset)BEGINIF reset=1 THENs2=1;ELSIF clkevent AND clk=0 THENIF cnt=(preset-1)/2 THENs2=NOT s2;ELSE-信号 1-计数信号为0时，S1翻转-信号 2-计数信号为 N 时， S2 翻转s2=s2;END IF;END IF;END PROCESS;clkout= s1 XOR s2; - 异或输出 END BEHA VE;程序说明：

5、 以上程序实现任意奇数为 PRESET 的 50占空比分频， 计数器CNT的模值为PRESET，计数器是为了控制信号 S1和信号S2,使两信号保持恒定的时间差。信号 S1为上升沿触发，在 CNT = 0时翻转，信 号S2为下降沿触发，在 CNT=(PRESET-1)/2时翻转。然后将 S1和S2异 或输出，这样就实现了 PRESET的50%占空比分频。3仿真波形本设计选用的是 FLEX10K系列器件，仿真波形如图所示。图中预置 值为7,即分频器分频值为7由图中的波形可以看出，结果正确。500卩吨 1 qus 1呼$ 22富啊 3M字$ 山4爭LrLrLrLrLrLrLTLrLrLrLrLrLr

6、LrLrLrLrLJ9000 附1 Out 12 0u$2 ut 3 Ch* 3.5u*4 Ou* 4 5ut_ IIIiihIIelk0TLTLTLTjTJLTLrLrLrin-TLTLrLrTTLTLTirLrLrLrLu站entDS1615 g312X1 XD XU6X4 P!6I5X4PX2 X1 JD X6 Joi siQnrra111* RE常科D77reseEelk-O clkoin 苜 presel ifl讨 ent波形分析：计数器 CNT的模值为7,信号S1是上升沿触发，CNT = 0 时翻转，S2是下降沿触发，CNT =( 7-1) / 2 =3时翻转，然后将 S1和S2

7、异或输出，这样就实现了 50%占空比的7分频。半整数分频器1引言在数字系统设计中，分频器是一种基本电路。整数分频器的实现非常 简单，可采用标准的计数器来实现。但在某些场合下，时钟源所给频率与 所需频率不成整数倍关系，譬如把12MHZ的时钟频率分频为 1.024MHZ的时钟，分频系数为 11.71875，此时可采用小数分频器进行分频。这类问 题在通信ASIC的设计中用的比较多。作为小数分频器的一个特例，本程 序完成的是半整数分频器的设计。2半整数分频器的基本原理设有一个5MHZ的时钟源，但电路中需要产生一个 2MHZ的时钟信号， 这时就需要设计一个分频比为2.5的分频器，可采用以下方法：设计一个

8、模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲，就可以得到分频系数为2.5的小数分频器。实现扣除的电路是由二分频器和异或逻辑组成。采用类似的方法，可以设 计出分频系数为任意半整数的分频器。3电路组成设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、二分频器和一个异或门组成，如图（一）所示。图（一）通用半整数分频器电路组成4 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decount ISPORT(inclk

9、: IN STD_LOGIC;preset: IN STD_LOGIC_VECTOR(3 DOWNTO 0); outclk: BUFFER STD_LOGIC);END decount;-时钟源- 预置分频值 N-输出时钟ARCHITECTURE decount_arch OF decount ISSIGNAL clk,divide2: STD_LOGIC;-clk ：异或门输出；-divide2 ：二分频器输出 SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINclk=inclk XOR divide2;PROCESS(clk)BEGINIF(

10、clkevent and clk=1) THEN IF(count=0000) THEN count=preset-1; outclk=1;ELSE count=count-1; outclk=0;END IF;END IF;END PROCESS;-inclk 与 divide2 异或后，- 作为模 N 计数器的时钟- 置整数分频值 N-模 N 计数器减法计数PROCESS(outclk)BEGINIF(outclkevent and outclk=1) THEN divide2=not divide2;END IF;END PROCESS;END decount_arch;-输出时钟二分频说明：以上程序实现对时钟源in elk进行分频系数为 N-0.5的分频，得到输出频率outclk。Preset输入端口是预置分频值 N,本程序中preset设为 4位宽的位矢量，即分频系数为 16以内的半整数值。若分频系数大于16,需同时增大preset和count的位宽，两者的位宽应始终一致。5仿真波形本设计选用的是 MAX7000系列的EPM7032LC44-15器件实现，仿真 波形如图（二）所示。图中预置值设为3,即分频器分频值为 2.5,由图中o