南开大学计算机组成原理2013复习串讲

1、复习串讲复习串讲1. 计算机由五大部件组成计算机由五大部件组成3. 指令和数据用二进制表示指令和数据用二进制表示4. 指令由操作码和地址码组成指令由操作码和地址码组成6. 以运算器为中心以运算器为中心2. 指令和数据以同等地位存于存储器，指令和数据以同等地位存于存储器， 可按地址寻访可按地址寻访5. 存储程序存储程序一、冯冯诺依曼计算机的特点诺依曼计算机的特点5. 存储程序存储程序3.1 总线的基本概念总线的基本概念3.2 总线的分类总线的分类3.3 总线特性及性能指标总线特性及性能指标3.4 总线结构总线结构3.5 总线控制总线控制二、总线通信控制二、总线通信控制1. 目的目的2. 总线传输

2、周期总线传输周期主模块申请主模块申请，总线仲裁决定，总线仲裁决定主模块向从模块主模块向从模块 给出地址给出地址 和和 命令命令主模块和从模块主模块和从模块 交换数据交换数据主模块主模块 撤消有关信息撤消有关信息 申请分配阶段申请分配阶段寻址阶段寻址阶段传数阶段传数阶段结束阶段结束阶段解决通信双方解决通信双方 协调配合协调配合 问题问题由由 统一时标统一时标 控制数据传送控制数据传送充分充分 挖掘挖掘 系统系统 总线每个瞬间总线每个瞬间 的的 潜力潜力同步通信同步通信 异步通信异步通信 半同步通信半同步通信 分离式通信分离式通信 3. 总线通信的四种方式总线通信的四种方式采用采用 应答方式应答方

3、式 ，没有公共时钟标准，没有公共时钟标准同步同步、异步结合异步结合 读读命令命令(1) 同步式数据输入同步式数据输入T1总线传输周期总线传输周期T2T3T4 时钟时钟 地址地址 数据数据 数据数据(2) 同步式数据输出同步式数据输出T1总线传输周期总线传输周期T2T3T4 时钟时钟 地址地址 写写命令命令不互锁不互锁半互锁半互锁全互锁全互锁(3) 异步通信异步通信主设备主设备从设备从设备请请求求回回答答(4) 半同步通信半同步通信同步同步 发送方发送方 用系统用系统 时钟前沿时钟前沿 发信号发信号 接收方接收方 用系统用系统 时钟后沿时钟后沿 判断、识别判断、识别（同步同步、异步异步 结合）结

4、合）异步异步 允许不同速度的模块和谐工作允许不同速度的模块和谐工作 增加一条增加一条 “等待等待”响应信号响应信号 WAIT以输入数据为例的半同步通信时序以输入数据为例的半同步通信时序T1 主模块发地址主模块发地址T2 主模块发命令主模块发命令T3 从模块提供数据从模块提供数据T4 从模块撤销数据，主模块撤销命令从模块撤销数据，主模块撤销命令Tw 当当 为低电平时，等待一个为低电平时，等待一个 TWAITTw 当当 为低电平时，等待一个为低电平时，等待一个 TWAIT 读读 命令命令WAIT 地址地址 数据数据 时钟时钟总线传输周期总线传输周期T1T2TWTWT3T4(4) 半同步通信半同步通

5、信 （同步同步、异步异步 结合）结合）上述三种通信的共同点上述三种通信的共同点一个总线传输周期（以输入数据为例）一个总线传输周期（以输入数据为例） 主模块发地址主模块发地址 、命令、命令 从模块准备数据从模块准备数据 从模块向主模块发数据从模块向主模块发数据总线空闲总线空闲占用总线占用总线不占用总线不占用总线占用总线占用总线(5) 分离式通信分离式通信充分挖掘系统总线每个瞬间的潜力充分挖掘系统总线每个瞬间的潜力主模块主模块 申请申请 占用总线占用总线，使用完后，使用完后即即 放弃总线放弃总线 的使用权的使用权从模块从模块 申请申请 占用总线占用总线，将各种信，将各种信息送至总线上息送至总线上一

6、个总线传输周期一个总线传输周期子周期子周期1子周期子周期2主模块主模块1. 各模块有权申请占用总线各模块有权申请占用总线分离式通信特点分离式通信特点充分提高了总线的有效占用充分提高了总线的有效占用2. 采用同步方式通信，不等对方回答采用同步方式通信，不等对方回答3. 各模块准备数据时，不占用总线各模块准备数据时，不占用总线4. 总线被占用时，无空闲总线被占用时，无空闲4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格

7、 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主机主机缓存缓存CPU主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（速度）（速度）（容量）（容量）DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 2. 动态动态 RAM

8、 ( DRAM )RAM ( DRAM )读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时 CS 充电充电 为为 “1” 放电放电 为为 “0”T3T2T1T无电流无电流有电流有电流 (3) 动态动态 RAM 时序时序 行、列地址分开传送行、列地址分开传送写时序写时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(高高)数据数据 DOUT 有效有效数据数据 DIN 有效有效读时序读时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低

9、)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效 (4) 动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周期为0.5 s s ）“死时间率死时间率” 为为 128/4 000 100% = 3.2%“死区死区” 为为 0.5 s s 128 = 64 s s 周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔 （2 ms

10、）刷新序号刷新序号tcXtcY 以以128 128 矩阵为例矩阵为例tC = = tM + + tR读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1 s ）(存取周期为存取周期为 0.5 s + 0.5 s )以以 128 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个存取周期个存取周期 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5 s s ）将刷新安排在指令译码阶段，不

11、会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s s 若每隔若每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 五、存储器与五、存储器与 CPU CPU 的连接的连接 1. 存储器容量的扩展存储器容量的扩展

12、 (1) 位扩展位扩展（增加存储字长）（增加存储字长）10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE2片片 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位扩展字、位扩展用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0

13、CS1CS2CS3片选片选译码译码1K41K41K41K41K41K41K41K4？片？片8片片 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写命令线的连接写命令线的连接(4) 片选线的连接片选线的连接(5) 合理选择存储芯片合理选择存储芯片(6) 其他其他 时序、负载时序、负载六、存储器的校验六、存储器的校验编码的纠错编码的纠错 、检错能力与编码的最小距离有关检错能力与编码的最小距离有关L 编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数汉明码是具有一位纠错能力的编码汉

14、明码是具有一位纠错能力的编码L 1 = D + C ( DC )1 . 编码的最小距离编码的最小距离任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L = 3 具有具有 一位一位 纠错能力纠错能力3. 汉明码的纠错过程汉明码的纠错过程形成新的检测位形成新的检测位 Pi ，如增添如增添 3 位位 （k = 3）， 新的检测位为新的检测位为 P4 P2 P1 。以以 k = 3 为例，为例，Pi 的取值为的取值为P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7对于按对于按 “偶校验偶校验” 配置的汉明码配置的汉明码 不出错时不出错时 P

15、1= 0，P2 = 0，P4 = 0C1C2C4其位数与增添的检测位有关，其位数与增添的检测位有关，七、提高访存速度的措施七、提高访存速度的措施 采用高速器件采用高速器件 调整主存结构调整主存结构1. 单体多字系统单体多字系统 W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主存控制器主存控制器. . . . . . 单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 采用层次结构采用层次结构 Cache 主存主存 增加存储器的带宽增加存储器的带宽 2. 多体并行系统多体并行系统(1) 高位交叉高位交叉 M0M1M2M3体内地址体内地址体号体号体号体号地址地址00 000000

16、 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 1111顺序编址顺序编址 M0M1M2M3体号体号体内地址体内地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2) 低位交叉低位交叉各个体轮流编址各个体轮流编址3.高性能存储芯片高性能存储芯片(1) SDRAM (同步同步 DRAM)在系统时钟的控制下进行读出和写入在系统时钟的控制下进行读出和写入CPU 无须等待无须等待(

17、2) RDRAM由由 Rambus 开发，主要解决开发，主要解决 存储器带宽存储器带宽 问题问题 (3) 带带 Cache 的的 DRAM 在在 DRAM 的芯片内的芯片内 集成集成 了一个由了一个由 SRAM 组成的组成的 Cache ，有利于，有利于 猝发式读取猝发式读取 一、概述一、概述1. 问题的提出问题的提出避免避免 CPU “空等空等” 现象现象CPU 和主存（和主存（DRAM）的速度差异的速度差异缓存缓存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序访问的局部性原理程序访问的局部性原理2. Cache 的工作原理的工作原理(1) 主存和缓存的编址主存和缓存的编

18、址主存和缓存按块存储主存和缓存按块存储 块的大小相同块的大小相同B 为块长为块长 主存块号主存块号主存储器主存储器012m1字块字块 0字块字块 1字块字块 M1主存块号主存块号块内地址块内地址m位位b位位n位位M块块B个字个字缓存块号缓存块号块内地址块内地址c位位b位位C块块B个字个字 字块字块 0字块字块 1字块字块 C1012c1标记标记Cache缓存块号缓存块号(2) 命中与未命中命中与未命中缓存共有缓存共有 C 块块主存共有主存共有 M 块块M C主存块主存块 调入调入 缓存缓存主存块与缓存块主存块与缓存块 建立建立 了对应关系了对应关系用用 标记记录标记记录 与某缓存块建立了对应关

19、系的与某缓存块建立了对应关系的 主存块号主存块号命中命中未命中未命中主存块与缓存块主存块与缓存块 未建立未建立 对应关系对应关系主存块主存块 未调入未调入 缓存缓存(3) Cache 的命中率的命中率CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率比率命中率命中率 与与 Cache 的的 容量容量 与与 块长块长 有关有关 一般每块可取一般每块可取 4 8 个字个字块长取一个存取周期内从主存调出的信息长度块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉体交叉 块长取块长取 16 个存储字个存储字 IBM 370/168 4体交叉体交叉 块长取块长取 4 个存储

20、字个存储字（64位位4 = 256位）位）(4) Cache 主存系统的效率主存系统的效率效率效率 e 与与 命中率命中率 有关有关 设设 Cache 命中率命中率 为为 h，访问访问 Cache 的时间为的时间为 tc ， 访问访问 主存主存 的时间为的时间为 tm 则则 e = 100% tc h tc+ (1h) tm 访问访问 Cache 的时间的时间 平均访问时间平均访问时间 e = 100%3. Cache 的基本结构的基本结构Cache替换机构替换机构Cache存储体存储体主存主存Cache地址映射地址映射变换机构变换机构由由CPU完成完成4. Cache 的的 读写读写 操作操

21、作 访问访问Cache取出信息送取出信息送CPU 访问主存访问主存取出信息送取出信息送CPU将新的主存块将新的主存块调入调入Cache中中执行替换算法执行替换算法 腾出空位腾出空位 结束结束命中？命中？Cache满？满？CPU发出访问地址发出访问地址 开始开始是是否否是是否否读读Cache 和主存的一致性和主存的一致性 4. Cache 的的 读写读写 操作操作写写 写直达法写直达法（Write through） 写回法写回法（Write back） 写操作时数据既写入写操作时数据既写入Cache又写入主存又写入主存 写操作时只把数据写入写操作时只把数据写入 Cache 而不写入主存而不写入主

22、存当当 Cache 数据被替换出去时才写回主存数据被替换出去时才写回主存 写操作时间就是访问主存的时间写操作时间就是访问主存的时间，读操作时不，读操作时不涉及对主存的写操作，更新策略比较容易实现涉及对主存的写操作，更新策略比较容易实现写操作时间就是访问写操作时间就是访问 Cache 的时间的时间，读操作读操作 Cache 失效发生数据替换时，失效发生数据替换时，被替换的块需写回主存，增加了被替换的块需写回主存，增加了 Cache 的复杂性的复杂性5. Cache 的改进的改进(1) 增加增加 Cache 的级数的级数片载（片内）片载（片内）Cache片外片外 Cache(2) 统一缓存和分立缓

23、存统一缓存和分立缓存指令指令 Cache数据数据 Cache与主存结构有关与主存结构有关与指令执行的控制方式有关与指令执行的控制方式有关是否流水是否流水Pentium 8K 指令指令 Cache 8K 数据数据 CachePowerPC620 32K 指令指令 Cache 32K 数据数据 Cache 字块字块2m1 字块字块2c+1 字块字块2c+11 字块字块2c +1 字块字块2c 字块字块2c1 字块字块1 字块字块0主存储体主存储体 字块字块 1 标记标记 字块字块 0 标记标记字块字块 2c1标记标记Cache存储体存储体t位位012c1 字块字块字块地址字块地址 主存字主存字 块

24、标记块标记t 位位c 位位b 位位主存地址主存地址 比较器（比较器（t位）位）= 不命中不命中有效位有效位=1？*m位位 Cache内地址内地址否否是是命中命中二、二、Cache 主存的地址映射主存的地址映射1. 直接映射直接映射每个缓存块每个缓存块 i 可以和可以和 若干若干 个个 主存块主存块 对应对应每个主存块每个主存块 j 只能和只能和 一一 个个 缓存块缓存块 对应对应i = j mod C 字块字块2c+1 字块字块2c 字块字块0 字块字块 02. 全相联映射全相联映射主存主存 中的中的 任一块任一块 可以映射到可以映射到 缓存缓存 中的中的 任一块任一块字块字块2m1字块字块2

25、c1字块字块1 字块字块0字块字块2c1字块字块1字块字块0标记标记标记标记标记标记主存字块标记主存字块标记 字块内地址字块内地址主存地址主存地址m = t + c 位位b位位m = t+cCache 存储器存储器主存储器主存储器 字块字块0字块字块2m1字块字块2c-r+1 字块字块2c-r + 1 字块字块2c-r字块字块2c-r 字块字块1 字块字块0 字块字块 3标记标记 字块字块 1标记标记字块字块 2c1标记标记 字块字块 2标记标记 字块字块 0标记标记字块字块 2c2标记标记 字块内地址字块内地址组地址组地址主存字块标记主存字块标记s = t + r 位位q = cr 位位b

26、位位组组012c-r1主存地址主存地址Cache主存储器主存储器m 位位共共 Q 组组，每组内两块（，每组内两块（r = 1)1某一主存块某一主存块 j 按模按模 Q 映射到映射到 缓存缓存 的第的第 i 组组中的中的 任一块任一块i = j mod Q直接映射直接映射全相联映射全相联映射3. 组相联映射组相联映射 字块字块0 字块字块 1 字块字块 0 字块字块2c-r 字块字块2c-r+1三、替换算法三、替换算法1. 先进先出先进先出 （ FIFO ）算法算法 2. 近期最少使用（近期最少使用（ LRU）算法算法小结小结某一某一 主存块主存块 只能固定只能固定 映射到映射到 某一某一 缓存

27、块缓存块直接直接全相联全相联组相联组相联某一某一 主存块主存块 能能 映射到映射到 任一任一 缓存块缓存块某一某一 主存块主存块 只能只能 映射到映射到 某一某一 缓存缓存 组组 中的中的 任一块任一块不灵活不灵活成本高成本高5.6 DMA方式方式5.5 程序中断方式程序中断方式5.4 程序查询方式程序查询方式5.3 I/O接口接口5.2 外部设备外部设备5.1 概述概述一、一、DMA DMA 方式的特点方式的特点1. DMA 和程序中断两种方式的数据通路和程序中断两种方式的数据通路CPU主主存存ACC 中断接口中断接口DMA 接口接口I/O 设设 备备中断方式数据传送通路中断方式数据传送通路

28、输入指令输入指令输出指令输出指令DMA方式数据传送通路方式数据传送通路2. DMA 与主存交换数据的三种方式与主存交换数据的三种方式(1) 停止停止 CPU 访问主存访问主存控制简单控制简单CPU 处于不工作状态或保持状态处于不工作状态或保持状态未充分发挥未充分发挥 CPU 对主存的利用率对主存的利用率主存工作时间主存工作时间CPU不执行程序不执行程序DMA不工作不工作DMA不工作不工作DMA工作工作 CPU控制控制并使用主存并使用主存 DMA控制控制并使用主存并使用主存t(2) 周期挪用（或周期窃取）周期挪用（或周期窃取）DMA 访问主存有三种可能访问主存有三种可能 CPU 此时不访存此时不

29、访存 CPU 正在访存正在访存 CPU 与与 DMA 同时请求访存同时请求访存此时此时 CPU 将总线控制权让给将总线控制权让给 DMA主存工作时间主存工作时间 CPU控制控制并使用主存并使用主存 DMA控制控制并使用主存并使用主存t(3) DMA 与与 CPU 交替访问交替访问主存工作时间主存工作时间DMA控制控制并使用主存并使用主存CPU控制控制并使用主存并使用主存tCPU 工作周期工作周期C1 专供专供 DMA 访存访存C2 专供专供 CPU 访存访存所有指令执行过程中的一个基准时间所有指令执行过程中的一个基准时间不需要不需要 申请建立和归还申请建立和归还 总线的使用权总线的使用权7.1

30、 机器指令机器指令 7.2 操作数类型和操作类型操作数类型和操作类型 7.3 寻址方式寻址方式 7.4 指令格式举例指令格式举例 7.5 RISC 技术技术 寻址方式寻址方式 确定确定 本条指令本条指令 的的 操作数地址操作数地址下一条下一条 欲执行欲执行 指令指令 的的 指令地址指令地址指令寻址指令寻址数据寻址数据寻址寻址方式寻址方式一、指令寻址一、指令寻址顺序顺序( PC ) + 1 PC跳跃跳跃由转移指令指出由转移指令指出LDA 1000ADD 1001DEC 1200JMP 7LDA 2000SUB 2001INCSTA 2500LDA 1100.0123456789PC+1指令地址寻

31、址方式指令地址寻址方式指令地址指令地址指令指令顺序寻址顺序寻址1顺序寻址顺序寻址2顺序寻址顺序寻址3跳跃寻址跳跃寻址7顺序寻址顺序寻址8二、数据寻址二、数据寻址 形式地址形式地址 指令字中的地址指令字中的地址 有效地址有效地址 操作数的真实地址操作数的真实地址 约定约定 指令字长指令字长 = 存储字长存储字长 = 机器字长机器字长1. 立即寻址立即寻址 指令执行阶段不访存指令执行阶段不访存 A 的位数限制了立即数的范围的位数限制了立即数的范围形式地址形式地址 A操作码操作码寻址特征寻址特征OP # A立即寻址特征立即寻址特征立即数立即数 可正可负可正可负 补码补码形式地址形式地址 A 就是操作

32、数就是操作数2. 直接寻址直接寻址EA = A操作数操作数主存主存寻址特征寻址特征LDAAAACC 执行阶段访问一次存储器执行阶段访问一次存储器 A 的位数决定了该指令操作数的寻址范围的位数决定了该指令操作数的寻址范围 操作数的地址不易修改（必须修改操作数的地址不易修改（必须修改A）有效地址由形式地址直接给出有效地址由形式地址直接给出3. 隐含寻址隐含寻址操作数地址隐含在操作码中操作数地址隐含在操作码中ADDA操作数操作数主存主存寻址特征寻址特征AACC暂存暂存ALU另一个操作数另一个操作数隐含在隐含在 ACC 中中如如 8086MUL 指令指令被乘数隐含在被乘数隐含在 AX（16位）或位）或

33、 AL（8位）中位）中MOVS 指令指令源操作数的地址隐含在源操作数的地址隐含在 SI 中中目的操作数的地址隐含在目的操作数的地址隐含在 DI 中中 指令字中少了一个地址字段，可缩短指令字长指令字中少了一个地址字段，可缩短指令字长4. 间接寻址间接寻址EA =（A） 有效地址由形式地址间接提供有效地址由形式地址间接提供OPA寻址特征寻址特征AEA主存主存EAA1EA A1主存主存 EA10 执行指令阶段执行指令阶段 2 次访存次访存 可扩大寻址范围可扩大寻址范围 便于编制程序便于编制程序OPA寻址特征寻址特征A一次间址一次间址多次间址多次间址操作数操作数操作数操作数多次访存多次访存 子程序子程

34、序主程序主程序8081201202调用子程序调用子程序调用子程序调用子程序间接寻址编程举例间接寻址编程举例(A) = 81(A) = 202 间址特征间址特征JMP A 5. 寄存器寻址寄存器寻址EA = Ri 执行阶段不访存，只访问寄存器，执行速度快执行阶段不访存，只访问寄存器，执行速度快OPRi寻址特征寻址特征 寄存器个数有限，可缩短指令字长寄存器个数有限，可缩短指令字长操作数操作数R0RiRn寄存器寄存器有效地址即为寄存器编号有效地址即为寄存器编号EA = ( Ri )6. 寄存器间接寻址寄存器间接寻址 有效地址在寄存器中，有效地址在寄存器中， 操作数在存储器中，执行阶段访存操作数在存储

35、器中，执行阶段访存操作数操作数主存主存OPRi寻址特征寻址特征 便于编制循环程序便于编制循环程序地址地址R0RiRn寄存器寄存器有效地址在寄存器中有效地址在寄存器中7. 基址寻址基址寻址(1) 采用专用寄存器作基址寄存器采用专用寄存器作基址寄存器EA = ( BR ) + ABR 为基址寄存器为基址寄存器OPA操作数操作数主存主存寻址特征寻址特征ALUBR 可扩大寻址范围可扩大寻址范围 有利于多道程序有利于多道程序 BR 内容由操作系统或管理程序确定内容由操作系统或管理程序确定 在程序的执行过程中在程序的执行过程中 BR 内容不变，形式地址内容不变，形式地址 A 可变可变(2) 采用通用寄存器

36、作基址寄存器采用通用寄存器作基址寄存器操作数操作数主存主存寻址特征寻址特征ALUOPR0AR0 作基址寄存器作基址寄存器 由用户指定哪个通用寄存器作为基址寄存器由用户指定哪个通用寄存器作为基址寄存器通用寄存器通用寄存器R0Rn-1R1 基址寄存器的内容由操作系统确定基址寄存器的内容由操作系统确定 在程序的执行过程中在程序的执行过程中 R0 内容不变，形式地址内容不变，形式地址 A 可变可变8. 变址寻址变址寻址EA = ( IX ) +AOPA操作数操作数主存主存寻址特征寻址特征ALUIX 可扩大寻址范围可扩大寻址范围 便于处理数组问题便于处理数组问题 IX 的内容由用户给定的内容由用户给定

37、IX 为变址寄存器（专用）为变址寄存器（专用） 在程序的执行过程中在程序的执行过程中 IX 内容可变，形式地址内容可变，形式地址 A 不变不变通用寄存器也可以作为变址寄存器通用寄存器也可以作为变址寄存器9. 相对寻址相对寻址 EA = ( PC ) + AA 是相对于当前指令的位移量（可正可负，补码）是相对于当前指令的位移量（可正可负，补码） A 的位数决定操作数的寻址范围的位数决定操作数的寻址范围 程序浮动程序浮动 广泛用于转移指令广泛用于转移指令操作数操作数寻址特征寻址特征ALUOPA相对距离相对距离 A1000PC 主存主存1000AOP (1) 相对寻址举例相对寻址举例M 随程序所在存

38、储空间的位置不同而不同随程序所在存储空间的位置不同而不同EA = ( M+3 ) 3 = M 3*LDA # 0LDX # 0ADD X, DINXCPX # NBNE MDIV # NSTA ANSMM+1M+2M+3而指令而指令 BNE 与与 指令指令 ADD X, D 相对位移量不变相对位移量不变 3* 指令指令 BNE操作数的有效地址为操作数的有效地址为 3* 相对寻址特征相对寻址特征*(2) 按字节寻址的相对寻址举例按字节寻址的相对寻址举例OP位移量位移量2000 H2008 H8JMP * + 8OP06 H2000 H2008 H8设设 当前指令地址当前指令地址 PC = 200

39、0H转移后的目的地址为转移后的目的地址为 2008H因为因为 取出取出 JMP * + 8 后后 PC = 2002H二字节指令二字节指令故故 JMP * + 8 指令指令 的第二字节为的第二字节为 2008H - 2002H = 06H10. 堆栈寻址堆栈寻址(1) 堆栈的特点堆栈的特点堆栈堆栈硬堆栈硬堆栈软堆栈软堆栈多个寄存器多个寄存器指定的存储空间指定的存储空间先进后出先进后出（一个入出口）（一个入出口） 栈顶地址栈顶地址 由由 SP 指出指出 11FFFH +12000 H进栈进栈 （SP） 1 SP出栈出栈 （SP）+ 1 SP栈顶栈顶栈底栈底2000 HSP2000 H1FFF H

40、SP1FFFH栈顶栈顶栈底栈底进栈进栈出栈出栈 1FFF H栈顶栈顶 2000 H栈顶栈顶(2) 堆栈寻址举例堆栈寻址举例15200HACCSPX栈顶栈顶200H栈底栈底主存主存151FFHACCSP15栈顶栈顶200H栈底栈底主存主存X1FFHPUSH A 前前PUSH A 后后POP A 前前POP A 后后Y1FFHACCSPX栈顶栈顶200H栈底栈底主存主存151FFH15200HACCSP栈顶栈顶200H栈底栈底主存主存X15(3) SP 的修改与主存编址方法有关的修改与主存编址方法有关 按按 字字 编址编址进栈进栈出栈出栈（SP） 1 SP（SP）+ 1 SP 按按 字节字节 编址

41、编址存储字长存储字长 16 位位进栈进栈出栈出栈（SP） 2 SP（SP）+ 2 SP存储字长存储字长 32 位位进栈进栈出栈出栈（SP） 4 SP（SP）+ 4 SP一、一、RISC 的产生和发展的产生和发展 80 20 规律规律 典型程序中典型程序中 80% 的语句仅仅使的语句仅仅使 用处理机中用处理机中 20% 的指令的指令 执行频度高的简单指令，因复杂指令执行频度高的简单指令，因复杂指令 的存在，执行速度无法提高的存在，执行速度无法提高RISC（Reduced Instruction Set Computer）CISC（Complex Instruction Set Computer）

42、 RISC技术技术 能否用能否用 20% 的简单指令组合不常用的的简单指令组合不常用的 80% 的指令功能的指令功能？二、二、RISC RISC 的主要特征的主要特征 选用使用频度较高的一些选用使用频度较高的一些 简单指令简单指令， 复杂指令的功能由简单指令来组合复杂指令的功能由简单指令来组合 指令指令 长度固定长度固定、指令格式种类少指令格式种类少、寻址方式少寻址方式少 只有只有 LOAD / STORE 指令访存指令访存 采用采用 流水技术流水技术 一个时钟周期一个时钟周期 内完成一条指令内完成一条指令 采用采用 组合逻辑组合逻辑 实现控制器实现控制器 CPU 中有中有多个多个 通用通用

43、寄存器寄存器 采用采用 优化优化 的的 编译编译 程序程序 三、三、CISC 的主要特征的主要特征 系统指令系统指令 复杂庞大复杂庞大，各种指令使用频度相差大，各种指令使用频度相差大 指令指令 长度不固定长度不固定、指令格式种类多指令格式种类多、寻址方式多寻址方式多 访存访存 指令指令 不受限制不受限制 大大多数指令需要多数指令需要 多个时钟周期多个时钟周期 执行完毕执行完毕 采用采用 微程序微程序 控制器控制器 CPU 中设有中设有 专用寄存器专用寄存器 难以难以 用用 优化编译优化编译 生成高效的目的代码生成高效的目的代码 四、四、RISC和和CISC 的比较的比较 1. RISC更能更能

44、 充分利用充分利用 VLSI 芯片芯片的面积的面积2. RISC 更能更能 提高计算机运算速度提高计算机运算速度指令数指令数、指令格式指令格式、寻址方式少寻址方式少，通用通用 寄存器多寄存器多，采用，采用 组合逻辑组合逻辑 ，便于实现便于实现 指令流水指令流水3. RISC 便于设计便于设计，可，可 降低成本降低成本，提高，提高 可靠性可靠性4. RISC 有利于编译程序代码优化有利于编译程序代码优化 5. RISC 不易不易 实现实现 指令系统兼容指令系统兼容 8.1 CPU 的结构的结构8.3 指令流水指令流水8.2 指令周期指令周期8.4 中断系统中断系统一、一、 指令周期的基本概念指令

45、周期的基本概念1 . 指令周期指令周期取出并执行一条指令所需的全部时间取出并执行一条指令所需的全部时间完成一条指令完成一条指令执行执行取指、分析取指、分析取指阶段取指阶段取指周期取指周期执行阶段执行阶段执行周期执行周期（取指、分析）（取指、分析）（执行指令）（执行指令）指令周期指令周期取指周期取指周期执行周期执行周期2. 每条指令的指令周期不同每条指令的指令周期不同取指周期取指周期指令周期指令周期取指周期取指周期 执行周期执行周期指令周期指令周期NOPADD mem MUL mem取指周期取指周期执行周期执行周期指令周期指令周期3. 具有间接寻址的指令周期具有间接寻址的指令周期4. 带有中断周

46、期的指令周期带有中断周期的指令周期取指周期取指周期间址周期间址周期指令周期指令周期执行周期执行周期取指周期取指周期间址周期间址周期指令周期指令周期执行周期执行周期中断周期中断周期5. 指令周期流程指令周期流程取指周期取指周期执行周期执行周期有间址吗？有间址吗？有中断吗？有中断吗？间址周期间址周期中断周期中断周期是是是是否否否否6. CPU 工作周期的标志工作周期的标志CPU 访存有四种性质访存有四种性质取取 指令指令取取 地址地址取取 操作数操作数存存 程序断点程序断点取指周期取指周期间址周期间址周期执行周期执行周期中断周期中断周期FEDINDDINTDCLK1FE1IND1EX1INTEXD

47、CPU 的的4个工作周期个工作周期一、如何提高机器速度一、如何提高机器速度1. 提高访存速度提高访存速度2. 提高提高 I/O 和主机之间的传送速度和主机之间的传送速度 提高整机处理能力提高整机处理能力高速芯片高速芯片Cache多体并行多体并行I/O 处理机处理机DMA多总线多总线通道通道高速器件高速器件改进系统结构改进系统结构 ，开发系统的并行性开发系统的并行性中断中断3. 提高运算器速度提高运算器速度高速芯片高速芯片改进算法改进算法快速进位链快速进位链二、系统的并行性二、系统的并行性时间上互相重叠时间上互相重叠2. 并行性的等级并行性的等级指令级（指令之间）指令级（指令之间）（指令内部）（

48、指令内部）过程级（程序、进程）过程级（程序、进程）两个或两个以上事件在两个或两个以上事件在 同一时刻同一时刻 发生发生两个或两个以上事件在两个或两个以上事件在 同一时间段同一时间段 发生发生并行并行1. 并行的概念并行的概念粗粒度粗粒度软件实现软件实现细粒度细粒度硬件实现硬件实现并发并发同时同时取指令取指令 3执行指令执行指令 3三、指令流水原理三、指令流水原理2. 指令的二级流水指令的二级流水1. 指令的串行执行指令的串行执行取指令取指令 取指令部件取指令部件 完成完成总有一个部件总有一个部件 空闲空闲指令预取指令预取若若 取指取指 和和 执行执行 阶段时间上阶段时间上 完全重叠完全重叠指令

49、周期指令周期 减半减半 速度提高速度提高 1 倍倍执行指令执行指令 执行指令部件执行指令部件 完成完成取指令取指令 1执行执行指令指令 1取取指令指令 2执行执行指令指令 2取取指令指令 3执行指令执行指令 3取指令取指令 2执行指令执行指令 2取指令取指令 1执行指令执行指令 1 必须等必须等 上条上条 指令执行结束，才能确定指令执行结束，才能确定 下条下条 指令的地址，指令的地址， 造成时间损失造成时间损失3. 影响指令流水效率加倍的因素影响指令流水效率加倍的因素(1) 执行时间执行时间 取指时间取指时间 (2) 条件转移指令条件转移指令 对指令流水的影响对指令流水的影响 解决办法解决办法

50、 ？取指令取指令部件部件指令部件指令部件缓冲区缓冲区执行指令执行指令部件部件猜测法猜测法4. 指令的六级流水指令的六级流水六级流水六级流水14 个时间单位个时间单位串行执行串行执行6 9 54个时间单位个时间单位完成完成 一条指令一条指令6 个时间单位个时间单位COFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFI指令指令 1指令指令 2指令指令 3指令指令 4指令指令 5指令指令 6指令指令 7指令指令 8指令指令 9 1 2 3

51、4 5 6 7 8 9 10 11 12 13 14t指令指令 1 与指令与指令 4 冲突冲突指令指令 2 与指令与指令 5 冲突冲突指令指令1、指令、指令3、指令、指令 6 冲突冲突COFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFI指令指令 1指令指令 2指令指令 3指令指令 4指令指令 5指令指令 6指令指令 7指令指令 8指令指令 9 1 2 3 4 5 6 7 8 9 10 11 12 13 14t三、影响指令流水线性能的

52、因素三、影响指令流水线性能的因素1. 结构相关结构相关不同指令争用同一功能部件产生资源冲突不同指令争用同一功能部件产生资源冲突程序的相近指令之间出现某种关联程序的相近指令之间出现某种关联使指令流水出现停顿，影响流水线效率使指令流水出现停顿，影响流水线效率解决办法解决办法 停顿停顿 指令存储器和数据存储器分开指令存储器和数据存储器分开 指令预取技术指令预取技术 （适用于访存周期短的情况）（适用于访存周期短的情况）2. 数据相关数据相关不同指令因重叠操作，可能改变操作数的不同指令因重叠操作，可能改变操作数的 读读/写写 访问顺序访问顺序 采用采用 旁路技术旁路技术解决办法解决办法 写后读相关（写后

53、读相关（RAW）SUB R1，R2，R3ADD R4，R5，R1；（；（R2） （R3） R1；（；（R5）+（R1） R4 读后写相关（读后写相关（WAR）STA M，R2ADD R2，R4，R5；（；（R2） M 存储单元存储单元；（；（R4）+（R5） R2 写后写相关（写后写相关（WAW） 后推法后推法MUL R3，R2，R1SUB R3，R4，R5；（；（R2） （R1） R3；（；（R4） （R5） R33. 控制相关控制相关BNE 指令必须等指令必须等CPX 指令的结果指令的结果才能判断出才能判断出是转移是转移还是顺序执行还是顺序执行LDA # 0LDX # 0INXCPX #

54、NBNE MDIV # NSTA ANSADD X, DM由转移指令引起由转移指令引起3. 控制相关控制相关WOEIFOCODIWOEIFODIFIFIDIFICOFIFOCODIFIWOEIFOCODIFIDIFOEIWOEIFOCOFIDICOWODIFICOFI指令指令 1指令指令 2指令指令 3指令指令 4指令指令 5指令指令 6指令指令 7指令指令15指令指令16 1 2 3 4 5 6 7 8 9 10 11 12 13 14转移损失转移损失t设设 指令指令3 是转移指令是转移指令四、流水线性能四、流水线性能 1. 吞吐率吞吐率 单位时间内单位时间内 流水线所完成指令流水线所完成指

55、令 或或 输出结果输出结果 的的 数量数量 最大吞吐率最大吞吐率 实际吞吐率实际吞吐率 连续处理连续处理 n 条指令的吞吐率为条指令的吞吐率为设设 m 段的流水线各段时间为段的流水线各段时间为t tTpmax =1t tTp =m + (n-1) nt tt t2. 加速比加速比 Sp m 段的段的 流水线的速度流水线的速度 与等功能的与等功能的 非流水线的速度非流水线的速度 之比之比 设流水线各段时间为设流水线各段时间为 t 完成完成 n 条指令在条指令在 m 段流水线上共需段流水线上共需 T = m + (n-1) t t 完成完成 n 条指令在等效的非流水线上共需条指令在等效的非流水线上

56、共需 T = nmt Sp = m +(n-1) nm =nmm + n -1 t t t 则则由于流水线有由于流水线有 建立时间建立时间 和和 排空时间排空时间因此各功能段的因此各功能段的 设备不可能设备不可能 一直一直 处于处于 工作工作 状态状态 流水线中各功能段的流水线中各功能段的 利用率利用率3. 效率效率 mt31245312453124531245 n-1 nn-1 nn-1 nn-1 nT时间时间S空间空间空间空间S4S3S2S1(n-1) tm(m + n -1) t = mnt 流水线各段处于工作时间的时空区流水线各段处于工作时间的时空区流水线中各段总的时空区流水线中各段总

57、的时空区 效率效率 = 3. 效率效率 mt31245312453124531245 n-1 nn-1 nn-1 nn-1 nT时间时间S空间空间空间空间S4S3S2S1(n-1) t流水线中各功能段的流水线中各功能段的 利用率利用率一、概述一、概述1. 引起中断的各种因素引起中断的各种因素(1) 人为设置的中断人为设置的中断(2) 程序性事故程序性事故如如 转管指令转管指令溢出、操作码不能识别、除法非法溢出、操作码不能识别、除法非法(5) 外部事件外部事件(4) I/O 设备设备(3) 硬件故障硬件故障用用 键盘中断键盘中断 现行程序现行程序转管指令转管指令管理程序管理程序2. 中断系统需解

58、决的问题中断系统需解决的问题(1) 各中断源各中断源 如何如何 向向 CPU 提出请求提出请求 ？(2) 各中断源各中断源 同时同时 提出提出 请求请求 怎么办怎么办 ？(5) 如何如何 寻找入口地址寻找入口地址 ？(4) 如何如何 保护现场保护现场 ？(3) CPU 什么什么 条件条件、什么、什么 时间时间、以什么以什么 方式方式 响应中断响应中断 ？(6) 如何如何 恢复现场恢复现场，如何，如何 返回返回 ？(7) 处理中断的过程中又处理中断的过程中又 出现新的中断出现新的中断 怎么办怎么办 ？硬件硬件 软件软件四、中断响应四、中断响应1. 响应中断的响应中断的 条件条件允许中断触发器允许

59、中断触发器 EINT = 12. 响应中断的响应中断的 时间时间指令执行周期结束时刻由指令执行周期结束时刻由CPU 发查询信号发查询信号 CPU中断查询中断查询INTR1DQINTR2DQINTRnDQ中断源中断源 1中断源中断源 2中断源中断源 n至排队器至排队器3. 中断隐指令中断隐指令(1) 保护程序断点保护程序断点(2) 寻找服务程序入口地址寻找服务程序入口地址(3) 硬件硬件 关中断关中断向量地址向量地址形成部件形成部件INTSQREINTSQRPC 1 &1排队器排队器断点存于断点存于 特定地址特定地址（ 0 号地址）号地址） 内内断点断点 进栈进栈INT 中断标记中断标记EINT

60、 允许中断允许中断R S 触发器触发器向量地址向量地址PC （硬件向量法）（硬件向量法）中断识别程序中断识别程序 入口地址入口地址MPC（软件查询法）（软件查询法）五、保护现场和恢复现场五、保护现场和恢复现场1. 保护现场保护现场2. 恢复现场恢复现场寄存器寄存器 内容内容断点断点保护现场保护现场其它服务程序其它服务程序恢复现场恢复现场中断返回中断返回PUSH视不同请求源而定视不同请求源而定POP中断服务程序中断服务程序 完成完成中中断断服服务务程程序序中断隐指令中断隐指令 完成完成中断服务程序中断服务程序 完成完成IRET &3. 屏蔽技术屏蔽技术(1) 屏蔽触发器的作用屏蔽触发器的作用MA