帧同步信号提取电路功能模块的设计与建模

1、学 号：课程设计题目帧同步信号提取电路功能模块的设计与建模学院信息工程学院专业电子信息工程班级姓名指导教师阙大顺2016 年 1 月 8 日课程设计任务书学生姓名： 专业班级：指导教师： 阙大顺 工作单位： 信息工程学院 题 目 : 帧同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII 、Quartus II、ISE 等软件；（2）课程设计辅导书：通信原理课程设计指导（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA 、通信原理。要求完成的主要任务 : （ 包括课程设计工作量及其技术要求， 以及说明书撰写等具体要求） （ 1）课程设计时间： 周； （2）课程设计题

2、目：帧同步信号提取电路功能模块的设计与建模； （3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握实现插入式帧同步的 方法，画出实现电路原理图，设计出各模块逻辑功能，编写 VHDL 语言程序，上机调试、 仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明 参考文献至少 5 篇；（5）写出本次课程设计的心得体会（至少 500 字）。时间安排：第 19 周参考文献： 段吉海 . 数字通信系统建模与设计 .北京：电子工业出版社， 2004 江国强 .EDA 技术与应用 . 北京：电子工业出版社， 2010 John G.

3、 Proakis.Digital Communications. 北京：电子工业出版社， 2011指导教师签名：年月日系主任（或责任教师）签名：年月日摘要帧同步技术是通信系统中的关键技术。 数字通信时， 一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同 步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。为此，帧同 步的任务就是要给出这个“开头”和“末尾”的时刻。文中探讨了完整帧同步电路的实现 方法，以 VHDL语言描述了巴克码识别器，给出了时序仿真波形，并且生成了内部各个模 块电路图。本次设计采用的是 ISE 软件。常

4、用的设计输入方法是硬件描述语言 (HDL)和原 理图设计输入方法。 目前在大型工程设计中， 在 ISE 软件中常用的设计方法是 HDL设计输 入法，其中影响最为广泛的 HDL语言是 VHDL和 Verilog HDL 。它们的共同优点是利于由 顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结 构的变化而变化。同时 ISE 包含综合后仿真和功能仿真 (Simulation) 等。关键词：帧同步、巴克码组、 VHDL语言目录1.ISE 简要介绍 01.1 主要特点 . 01.2 ISE 功能简介 . 02. 设计原理 . 12.1 帧同步 . 12.2 实现帧同步的方

5、法 12.3 帧同步码的识别 . 23. 帧同步信号提取的电路设计思想 . 34. 实验程序及结果 . 64.1 移位寄存器 . 64.1.1 移位寄存器的 VHDL代码 . 64.1.2 实验结果 . 74.2 译码器 74.2.1 的 VHDL程序代码 74.2.2 实验结果 . 94.3 判决器 104.3.1 判决器的 VHDL代码 . 10错误! 未定义书签4.3.2 实验结果 . 4.4 顶层模块设计 114.4.1 顶层模块设计的 VHDL代码 . 114.4.2 实验结果 124.5 原理图 155. 设计小结 . 156. 心得体会 . 167. 参考文献 . 161.ISE

6、 简要介绍Xilinx 是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范 围广泛的高级集成电路、 软件设计工具以及定义系统级功能的 IP(Intellectual Property ) 核，长期以来一直推动着 FPGA技术的发展。 Xilinx 的开发工具也在不断地升级，由早期 的 Foundation 系列逐步发展到目前的 ISE 14.7 系列，集成了 FPGA开发需要的所有功能。1.1 主要特点(1 )包含了 Xilinx 新型 SmartCompile 技术，可以将实现时间缩减 2.5 倍，能在最短的时 间内提供最高的性能，提供了一个功能强大的设计收敛环境；(2)全面

7、支持 Virtex-5 系列器件(业界首款 65nm FPGA)； ( 3)集成式的时序收敛环境有助于快速、轻松地识别 FPGA设计的瓶颈； 可以节省一个 或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。( 4)Foundation Series ISE 具有界面友好、操作简单的特点，再加上 Xilinx 的 FPGA芯 片占有很大的市场， 使其成为非常通用的 FPGA工具软件。 ISE 作为高效的 EDA设计工具集 合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的 Xilinx 平台。1.2 ISE 功能简介ISE的主要功能包括设计输入、 综合、仿真、实现和下载

8、，涵盖了 FPGA开发的全过程， 从功能上讲，其工作流程无需借助任何第三方 EDA软件。(1) 设计输入： ISE 提供的设计输入工具包括用于 HDL代码输入和查看报告的 ISE 文本编 辑器( The ISE Text Editor )，用于原理图编辑的工具 ECS(The Engineering Capture System)，用于生成 IP Core 的 Core Generator ，用于状态机设计的 StateCAD 以及用于 约束文件编辑的 Constraint Editor 等。(2) 综合： ISE 的综合工具不但包含了 Xilinx 自身提供的综合工具 XST，同时还可以内嵌

9、 Mentor Graphics 公司的 LeonardoSpectrum 和 Synplicity 公司的 Synplify ，实现无缝链 接。(3 )仿真： ISE 本身自带了一个具有图形化波形编辑功能的仿真工具 HDL Bencher，同时 又提供了使用 Model Tech 公司的 Modelsim 进行仿真的接口。(4 )实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量 设计等高级功能。验证 (Verification) 包含综合后仿真和功能仿真 (Simulation) 等。功能 仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波

10、形 图直观地显示输入信号与输出信号之间的关系。综合后仿真在针对目标器件进行适配之后 进行，综合后仿真接近真实器件的特性进行， 能精确给出输入与输出之间的信号延时数据。 (5)下载：下载功能包括了 BitGen ，用于将布局布线后的设计文件转换为位流文件，还 包括了 ImPACT，功能是进行设备配置和通信，控制将程序烧写到 FPGA芯片中去。2. 设计原理2.1 帧同步数字通信系统接收到的是码元序列，这个序列需要用标志码去进行帧起始的定位，这 个标志码即帧同步码，也称为群同步码。帧同步码需要有特殊的性质，以区别于所传输的 信息序列。帧同步是指帧同步码的插入和提取功能的实现，帧同步是保证数字通信系

11、统正 常工作的必要的环节。2.2 实现帧同步的方法 实现帧同步的方法主要有两类：一类是插入特殊码法，即插入式帧同步法，它在数字 信息码序列中插入一些特殊码组作为每帧的帧头标志，而在接收端则根据这些码组的位置 来实现帧同步。另一类是利用数据组本身之间彼此不同的特性来实现自同步，不需要专门 的帧同步码。在本课程设计中主要研究插入式帧同步法。所谓连贯式插入法是指在每帧的开头集中 插入帧同步码组的方法。用做帧同步码组的特殊码组要求具有尖锐单峰性的局部自相关函 数。这个特殊码组是非周期序列或有限序列，在求它的自相关函数时，除了在时延的情况 下，序列中只有部分元素参加相关运算，其表达式为：njR(j)xi

12、xi j(2.2.1 )i1我们把这种非周期序列的自相关函数称为局部自相关函数。 下面就目前的一种常用的 帧同步码组巴克码，做简单介绍。所谓巴克码是一种具有特殊规律的非周期序列。设 一个 n 位的巴克码组为 x1, x2 , x3. xn 。则其自相关如下：njnj02.2.2 ）R（j）xi xi j0或 1 0 j ni 1 0 j n目前已找到的巴克码组如下表所示：表 2.1 巴克码组n巴克码组+ + （ ）,+ - （ ）+ + - （）（），（）（）（）（）（）巴克码在 时出现尖锐的自相关性，其他则为 或为 ，非常容易识别2.3 帧同步码的识别帧同步码识别器由移位寄存器、相加器和判决

13、器组成，原理图如下所示，以基群帧同 步码“”位例说明其工作原理。图 2.1 帧同步识别器原理基群帧同步码识别器的移位寄存器包含个 D触发器， Q端还是 Q端输出取决于相应的同步码位，“ 1”对应 Q，“ 0”对应 Q 。当帧同步码“”从左至右全部移入寄存器，相加 器输入 7 个“1”，只要判决器门限小于 7，例如设为 5，则识别出帧同步码，输出一个正 脉冲。输出波形如下图所示：图 2.2 基群帧同步码识别识别器输入和输出波形若信息序列中正好有若干个连续信息位和正同步码相同，如基群序列中，非同步码的 位置也出现连续的“”，则识别器也会输出正脉冲，这种现象称为假同步。可采取多种措 施防止假同步的产

14、生，例如要求连续检测多个帧周期，重复识别出帧同步码，才确定是真 正的帧同步信号。还有一种现象叫做漏同步。若识别器判决门限设为n，则当同步码中有错码时，就不能被识别。判决门限高有利于防止假同步，但不利于防止漏同步；反之。降低判决门限有 利于减少漏同步，但会导致假同步概率增大，需要综合去确定判决门限。3. 帧同步信号提取的电路设计思想提取连贯式插入法的帧同步信号的关键是要把特殊码组从信号流中识别出来。假如一 帧信号是基于 32 位的信息码组，而巴克码是七位的，由于巴克码作为一帧信号的帧头识 别码，所以只需要把巴克码识别出来，就可以把帧同步信号提取出来，这里，在外界提供 自动门限信号出来的前提下，我

15、们只是研究简单的提取电路。 具体帧同步信号提取电路设计框图如下：图 3.1 帧同步信号提取电路设计框图如上图所示，帧同步信号提取电路主要是由七位移位寄存器、译码器和判决器三部分 组成。其中帧同步系统的工作状态分为捕捉态和维持态。首先假设在同步未建立时，系统 处于捕捉态，此时从信道而来的位同步信号由移位寄存器输入端输入，由于七位的巴克码 是 1110010，所以对 D1、D3 和 D4进行反相输出，这样，移位寄存器完成数据的串行输入， 七位并口输出，然后经过 38 线译码器，当 D7D1是 1111111 时，输出是 111；当传输 过程中存在一位错码时，即 D7D1中有一位是 0，其余是 1

16、时，输出是 110；译码器的输 出即到判决器的输入，当自动门限是 7 时，则输入是 111 时，判决输出是 1（高电平）； 若输入为其他（小于 7）时，判决输出是 0（低电平）；当自动门限是 6 时，则输入是 110 或 111 时，则判决输出是 1（高电平）；若输入为其他（小于 7 ）时，判决输出是 0（低电 平）。此时，输出的两个高电平脉冲之间的数据即为所传输的一帧数据。因此，帧同步信 号被提取出来。其中，译码器能实现当七位寄存器输出的是“”时，译码器输出就是“111”；有一位错码输出即七位输出中只有一位是“ 0 ”的时候，译码器输出就是 “110”，其他情况 输出就为“ 000 ”。译码

17、器的流程图如下所示图 3.2 译码器流程图模型判决器的功能相当于一个比较器，即当巴克码识别器的输出大于等于自动门 限的输出时，就输出一个“ 1”脉冲，否则就输出“ 0 ”脉冲。根据这样的要求， 可以建立如下所示的流程图 :图 3.3 判决器建模流程图4. 实验程序及结果4.1 移位寄存器4.1.1 移位寄存器的 VHDL代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity ywjcq isport(datain,clked:in

18、 std_logic; qout6,qout5,qout4,qout3,qout2,qout1,qout0:out std_logic); end ywjcq;architecture Behavioral of ywjcq issignal tem:std_logic_vector(6 downto 0);beginprocess(clked)beginif(clkedevent and clked=1) then tem(6)=datain;for i in 1 to 6 looptem(6-i)=tem(7-i);end loop;end if;end process;qout6= no

19、t tem(6) ;qout5= tem(5) ;qout4= not tem(4) ;qout3= not tem(3) ;qout2= tem(2) ;qout1= tem(1) ;qout0= tem(0) ; end Behavioral;4.1.2 实验结果图 4.1 移位寄存器实验结果图分析：移位寄存器部分电路完成将串行传输的数据转化为并行输出的数据4.2 译码器4.2.1 的 VHDL程序代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGN

20、ED.ALL;entity ymq isport(ain,bin,cin,din,ein,fin,gin:in std_logic; sout:out std_logic_vector(2 downto 0); end ymq;architecture Behavioral of ymq issignal q:std_logic_vector(6 downto 0);beginqsoutsoutsoutsoutsoutsoutsoutsoutsout=b then d=1 ;elsed=0 ;end if;end process;c=d;end Behavioral;4.3.2 实验结果图 4

21、.3 判决器实验结果图分析：由仿真图可以看出判决器的功能和其流程图过程一致， 对于输入的 a2:0 和 b2:0,若 a2:0 大于等于 b2:0,则输出为 1即高电平；否则输出 0即低电平。4.4 顶层模块设计4.4.1顶层模块设计的 VHDL代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity tongyuan isPort ( data_in : in STD_LOGIC;clk : in STD_LOGIC;dian :

22、 in STD_LOGIC_VECTOR (2 downto 0); uout : out STD_LOGIC);end tongyuan;architecture Behavioral of tongyuan is component ywjcqport(datain,clked:in std_logic; qout6,qout5,qout4,qout3,qout2,qout1,qout0:out std_logic); end component;component ymqport(ain,bin,cin,din,ein,fin,gin:in std_logic; sout:out std

23、_logic_vector(2 downto 0); end component;component pjqport(a:in std_logic_vector(2 downto 0);b:in std_logic_vector(2 downto 0);c:out std_logic);end component;signal a1,b1,c1,d1,e1,f1,g1:STD_LOGIC;signal abin:std_logic_vector(2 downto 0);beginu0:ywjcq port map(data_in,clk,a1,b1,c1,d1,e1,f1,g1);u1: ym

24、q port map(a1,b1,c1,d1,e1,f1,g1, abin);u2: pjq port map(abin,dian,uout);end Behavioral;4.4.2 实验结果图 4.4 最后输出仿真波形 1分析：由图 4.4 的仿真结果可知，门限信号 dian2:0 为 111，当输入信号 data_in 是 “ 1110010011000”时，仅当其中的“”巴克码序列被寄存器和译码器处理后为“111”与门限信号“ 111”相等，所以，帧同步信号输出端输出高电平脉冲，即帧同步信号被提取 出来；其他时候则为低电平，两个高电平之间则为传输的 32 位帧信号。图 4.5 最后输出

25、仿真波形 2分析：由图 4.5 的仿真结果可知， 门限信号 dian2:0 为 110，当输入信号 data_in 是“1” 时，仅当其中的“”巴克码序列被寄存器和译码器处理后为“ 111”比门限信号“ 110”大， 所以，帧同步信号输出端输出高电平脉冲，即帧同步信号被提取出来；其他时候则为低电 平，两个高电平之间则为传输的 32 位帧信号。4.5 原理图图 4.6 顶层模块生成图图 4.7 内部各个模块生成图5. 设计小结在本次课题设计中，我们采用连贯式插入法来提取通信系统中的 帧同步信号，研究 对象是 PCM30 32 信号，识别的特殊码是七位巴克码“”，帧同步信号提取系统其实应该 包括

26、32 分频器、巴克码识别器、自动门限电路、 RS触发器和其他门电路，这里我们只是 围绕巴克码识别器研究简单的帧同步信号提取方法， 并没有研究后面的自动门限和保护 电路。所以，在这里，我们详细分析了巴克码识别器电路，对其进行VHDL建模设计，设计出程序并进行时序仿真，如上仿真结果可知，仿真结果符合设计要求，能够顺利的把帧 同步信号从 PCM传输的编码中提取出来，达到设计的目的。在本次设计中，我们把门限信 号设置了 110或 111，预防发送方在发送巴克码时存在发错一位误码时依然能够把帧同步 信号检测出来，保证数据的准确性。6. 心得体会经历了一个星期的查阅资料和理论分析，终于完成了课程设计的仿真和报告。经历了 这次课程设计，大大的提高了我的动手能力，分析问题的能力以及语言表达能力，从中也 学到了很多书面上所没有搞清楚的问题，也熟悉了应用 ISE 这个软件来进行 VHDL程序输 入和仿真波形输出。这次课程设计主要是自己去查看资料，自学后再去设计。培养了自己 遇到问题独立思考的能力，也需要我们在遇到某些自己难以一个人解决问题时，与同学之 间互相交流， 培养了我们的沟