数字逻辑设计第七章(2)

1、1 1第第7 7章章 时序逻辑设计原理时序逻辑设计原理 锁存器和触发器锁存器和触发器 同步时序分析同步时序分析 同步时序设计同步时序设计数字逻辑设计及应用数字逻辑设计及应用2 2内容回顾内容回顾时序逻辑电路时序逻辑电路输出取决于输入和过去状态输出取决于输入和过去状态电路特点：有反馈回路、有记忆元件电路特点：有反馈回路、有记忆元件双稳态元件双稳态元件QQ_L0态态 和和 1态态稳态稳态稳态稳态亚稳态亚稳态注意：亚稳态特性注意：亚稳态特性3 3内容回顾内容回顾时序逻辑电路时序逻辑电路输出取决于输入和过去状态输出取决于输入和过去状态电路特点：有反馈回路、有记忆元件电路特点：有反馈回路、有记忆元件双稳

2、态元件双稳态元件QQ_L0态态 和和 1态态如何加入控制信号？如何加入控制信号？QQLRS4 4内容回顾内容回顾锁存器与触发器锁存器与触发器QQLRSQQLS_LR_LSRCDC具有使能端的具有使能端的S-R锁存器锁存器S-R锁存器锁存器D锁存器锁存器S-R锁存器锁存器有约束条件有约束条件5 5利用利用COMSCOMS传输门的传输门的D D锁存器锁存器QLQTGTGDCENEN_LABCMOSCMOS传输门传输门TG6 6利用利用COMSCOMS传输门的传输门的D D锁存器锁存器QLQTG1TG2DCC = 0 TG1 断开断开 TG2 连通连通保持原态保持原态Q_LQ7 7利用利用COMSC

3、OMS传输门的传输门的D D锁存器锁存器QLQTG1TG2DCC = 1 TG1 连通连通 TG2 断开断开 QL = D Q = DC D Q QL1 0 0 11 1 1 00 X 保保 持持功能表功能表8 8锁存器的应用锁存器的应用D QC QD QC QD QC QD QC QDIN3:0 WRDOUT3:0RD9 9锁存器的应用锁存器的应用Q DQ CXYCISiCi+1XiYiCiSCOCLK暂存暂存X YCI COSCi+1SiXi YiCi时钟控制时钟控制串行输入、串行输出串行输入、串行输出注意：注意：时钟同步时钟同步再谈串行输入再谈串行输入加法器的实现加法器的实现1010触发

4、器触发器只在时钟信号的边沿改变其输出状态只在时钟信号的边沿改变其输出状态CLK正边沿正边沿上升沿上升沿负边沿负边沿下降沿下降沿11 11D D触发器触发器D QC QD QC QQQLDCLKCLK=0时，时，CLK=1时，时，主锁存器工作，接收输入信号主锁存器工作，接收输入信号 Qm = D从锁存器不工作，输出从锁存器不工作，输出 Q 保持不变保持不变主锁存器不工作，主锁存器不工作，Qm 保持不变保持不变从锁存器工作，将从锁存器工作，将 Qm 传送到输出端传送到输出端主主 master从从 slaveQm 主从结构主从结构1212DCLKQQmD QC QD QC QQQLDCLKQm131

5、3DCLKQD CLK Q QL0 0 11 1 0X 0 保保 持持X 1 保保 持持功功能能表表D Q CLK Q逻辑符号逻辑符号表示边沿触发特性表示边沿触发特性1414DCLKQDCLKQD D锁存器锁存器D D触发器触发器 边沿有效边沿有效电平有效电平有效1515D D触发器的定时参数触发器的定时参数传播延迟（传播延迟（CLKQ）tpLH(CQ) tpHL(CQ) tsetup建立时间建立时间 thold 保持时间保持时间建立时间（输入信号先于时钟到达的时间）建立时间（输入信号先于时钟到达的时间）保持时间（有效时钟沿后输入信号保持的时间）保持时间（有效时钟沿后输入信号保持的时间）D C

6、LKQ1616利用利用CMOS传输门实现传输门实现 主从结构主从结构从触发器从触发器主触发器主触发器回顾：利用回顾：利用COMSCOMS传输门的传输门的D D锁存器锁存器1717CLKQQLD利用与非门传输门实现利用与非门传输门实现 主从结构主从结构具有预置和清零端的正边沿具有预置和清零端的正边沿D D触发器触发器PR_LCLR_LPRD Q CLK QCLR PR（preset）、）、CLR（clear）相当于：相当于： S（set） 、 R（reset）通常用于初始化电路状态、测试等通常用于初始化电路状态、测试等1818具有预置和清零端的正边沿具有预置和清零端的正边沿D D触发器时序图触发

7、器时序图CLKPR_LCLR_LQL1919维持阻塞结构维持阻塞结构D D触发器触发器2020负边沿触发的负边沿触发的D D触发器触发器D QC QD QC QQQNDCLKD Q CLK QD QC QD QC QQQLDCLK正边沿触发正边沿触发21212 2选选1 1多路复用器多路复用器具有使能端的具有使能端的D D触发器触发器D Q CLK QDENCLKQQLEN有效（有效（=1） 选择外部选择外部D输入输入EN无效（无效（=0） 选择触发器当前的状态选择触发器当前的状态D QEN CLK Q逻辑符号逻辑符号2222扫描触发器扫描触发器功能表：功能表：P392图图7-22(b)D Q

8、 CLK QDTECLKQQLTI TE = 0 正常操作正常操作 Q=D TE = 1 进入测试模式进入测试模式测试使能端测试使能端 测试输入端测试输入端 D TETI CLK QQ逻辑符号逻辑符号2323TE = 0 正常操作正常操作TE = 1 进行测试进行测试每个触发器的输出端每个触发器的输出端Q都与后一个触发器的都与后一个触发器的TI端连接端连接TIN 端扫入一组测试向量（需若干个时钟触发沿）端扫入一组测试向量（需若干个时钟触发沿）再经过若干个时钟的正常操作（再经过若干个时钟的正常操作（TE=0）可以在可以在TO端观察（扫出）电路的新状态端观察（扫出）电路的新状态TINCLKTETO

9、2424主从式主从式S-RS-R触发器触发器S QCR QS QCR QCSRQQNSCRQQ回顾：有使能端的回顾：有使能端的S-R锁存器锁存器 C的有效电平期间，输入直接改变触发器的状态的有效电平期间，输入直接改变触发器的状态 输入信号需要遵守约束条件输入信号需要遵守约束条件希望输出在一个时钟周期内只变化一次希望输出在一个时钟周期内只变化一次 采用主从结构采用主从结构2525亚亚 稳稳 态态主锁存主锁存器输出器输出主从式主从式S-RS-R触发器的内部时序触发器的内部时序暂时忽略延迟时间等动态特性暂时忽略延迟时间等动态特性C 亚亚 稳稳 态态2626亚亚 稳稳 态态是不是边沿触发？是不是边沿触

10、发？C 亚亚 稳稳 态态虽然输出在一个时钟周期只可能变化一次虽然输出在一个时钟周期只可能变化一次但不能算是边沿触发但不能算是边沿触发2727SCRQQD QC QD QC QQQNDCLKD Q CLK Q思考：同样是主从结构，思考：同样是主从结构， 为什么由为什么由D D锁存器构成的可以称为边沿锁存器构成的可以称为边沿D D触发器，触发器， 而由而由S-RS-R锁存器构成的不能称为边沿锁存器构成的不能称为边沿S-RS-R触发器？触发器？S QCR QCSRQQLS QCR Q延迟输出延迟输出C C无效时输出变化无效时输出变化动态输入指示动态输入指示边沿触发边沿触发2828主从式主从式J-KJ

11、-K触发器触发器消除主从消除主从S-RS-R触发器存在的约束条件触发器存在的约束条件利用反馈消除主从利用反馈消除主从S-RS-R触发器存在的约束条件触发器存在的约束条件Qn+1 = S + RQSR = 0（约束条件约束条件）主从主从S-R触发器特征方程触发器特征方程S QCR QCSRQQLS QCR QS = JQR = KQ总满足总满足 SR=0JKC2929主从式主从式J-KJ-K触发器触发器消除主从消除主从S-RS-R触发器存在的约束条件触发器存在的约束条件利用反馈消除主从利用反馈消除主从S-RS-R触发器存在的约束条件触发器存在的约束条件Qn+1 = S + RQSR = 0（约束

12、条件约束条件）主从主从S-R触发器特征方程触发器特征方程S = JQR = KQ总满足总满足 SR=0Qn+1 = S + RQ = JQ + (KQ)Q = JQ + (K+Q)Q = JQ + KQ主从主从J-K触发器特征方程触发器特征方程Q 当前状态（原态、现态）当前状态（原态、现态）Q* 下一状态（新态、次态）下一状态（新态、次态）Q* = JQ + KQ Q* = S + RQ 3030J K Q0 0 0 11 01 1保持保持清清0置置1翻转翻转功能表功能表JCKQQ逻辑符号逻辑符号CJQmQK01C=1期间，期间，J的变化只引起的变化只引起Qm改变一次改变一次1 箝位箝位S Q

13、CR QQQLS QCR QJKC主主 从从Qm3131J K Q0 0 0 11 01 1保持保持清清0置置1翻转翻转功能表功能表JCKQQ逻辑符号逻辑符号CKQmQJ10C=1期间期间J,K的变化可的变化可能引起能引起Qm的的变化，但只变化，但只能改变一次能改变一次0 箝位箝位S QCR QQQLS QCR QJKC主主 从从Qm3232J和和K输入在输入在C=1期间保持不变期间保持不变每个每个C C周期的高电平阶段关心输入端周期的高电平阶段关心输入端J J、K K的变化；的变化；每个每个C C周期的低电平阶段关心触发器状态周期的低电平阶段关心触发器状态Q Q的变化。的变化。0101000111103333具有多输入端的具有多输入端的J-KJ-K触发器触发器S QCR QQQLS QCR QJ2K1C主主 从从QmJ1K2J = J1J2K = K1K23434边沿边沿J-KJ