DLL延迟锁相环讲解PPT学习教案

1、会计学1DLL延迟锁相环讲解延迟锁相环讲解2第1页/共33页3时钟树零传输延迟PLL和DLL主要有三个功能：参考page11,消除时钟延迟；2,频率合成(包括倍率和分频)；3,时钟校正(包括占空比和相移)第2页/共33页4133233554566665典型的时钟树分布图第3页/共33页5参考时钟延迟信号信号延时同步第4页/共33页6第5页/共33页7鉴鉴压控振荡器控制逻辑电路时钟分布网络PLL原理图输入时钟输出时钟第6页/共33页8数字鉴相器，数字低通滤波器，数字控制振荡器；DPD比较clk_dpd与Data_in相位超前或滞后关系；DPL根据DPD输出进行加/减计数，达到一定模值，产生进/借

2、位对DCO控制，即实现对相位差控制和滤除DPD噪声，clk_DLF是clk_DPD的两倍；DCO利用外部时钟进行分频，其中分频系数由DLF产生的信号调整，从而使输出逼近输入第7页/共33页9DPL根据DPD输出的sign，sign _ready进行加/减计数，达到模值时，产生进/借位对DCO控制，即利用相位差控制；另外，因为只有噪声连续出现的次数达到了计数器模值时才会产生对DCO的分频系统调整，故可以产生滤除DPD噪声的效果；此外clk_DLF是clk_DPD的两倍，可以提高滤波精度；更智能的方法是利用锁相环状态检测电路，当没有达到锁定时，增大计数模值，使锁相器快速进入稳定；进入稳定后，再逐步

3、减小模值，使其再度失锁，如此可得最佳模值，提高锁相精度。如下图第8页/共33页10相比前面的DPLL，最主要的变化是增加了锁相环检测电路，用于检测是否锁定，原理如下页第9页/共33页11锁定状态fout与fin有稳定的相位关系 fout对fin抽样应全部为0或1这样不会激发振荡器振荡，从而lock将输出低电平；而失锁状态时fout与fin出现相位之间的滑动，抽样时就不会出现长时间的0或1，单稳态振荡器振荡，使lock输出高电平。锁相环的锁定状态保持时间的认定，可以通过设置振荡器的性能。 第10页/共33页12因为CMOS门电路的输入电阻很高，所以其输入端可以认为开路。电容cd和电阻rd构成一个

4、时间常数很小的微分电路，它能将较宽的矩形触发脉冲vi变成较窄的尖触发脉冲vd.第11页/共33页13原始信号clk1延迟信号clk2异或输出clk0输出倍频信号的脉宽由延迟器件决定，同时也可看出，这种电路也是信号边沿检测的一种电路第12页/共33页14第13页/共33页15信号计数90次，然后再输出原信号，那么此时相对原信号的相移就为90度数字移相原理第14页/共33页16压控振荡器控制逻辑电路时钟分布网络输入时钟输出时钟PLL原理图可变延时线控制逻辑电路时钟分布网络输入时钟输出时钟反馈时钟反馈时钟DLL原理图第15页/共33页17PLL的振荡器有不稳定，相位偏移的积累而DLL技术稳定，没有累

5、积相位偏移，因而在延时补偿和时钟调整时常用DLL第16页/共33页180nsCLKINCLKOUTBUFGDLL简化宏符号BUFGDLLCLKFB第17页/共33页19标准的DLL宏符号CLKDLL高频DLL宏符号CLKDLLHF输入时钟CLKIN必须在数据手册规定的低频范围内，只有CLK0,CLK2X可以接CLKFB第18页/共33页20第19页/共33页21IBUFGGNDINVOBUFBUFGCLKDLL1CLKDLL2INPUTCLKDLL1没有达到稳定时LOCKED为低，则CLKDLL2的RST为高，不工作。CLK0CLK270分别为移相输出,占比为50/50,可通过DUTY_CYC

6、LE_CORRECTION来控制，默认为TURE，当FALSE时，输出与输入占空比相同。CLKDV为N分频输出，默认N2,可取1.5、2、2.5、3、4、5、8、16,由CLKDIVIDE设定第20页/共33页22CLK0CLK90CLK180CLK270DUTY_CYCLE_CORRECTION=FALSEDUTY_CYCLE_CORRECTION=TURETURE时，输出占空比50/50；FALSE时，输出具有与输入相同的占空比第21页/共33页23第22页/共33页24/ Standard DLL Examplemodule dll_standard (CLKIN, RESET, CLK

7、0, LOCKED);input CLKIN, RESET;output CLK0, LOCKED;wire CLKIN_w, RESET_w, CLK0_dll, LOCKED_dll;IBUFG clkpad (.I(CLKIN), .O(CLKIN_w);IBUF rstpad (.I(RESET), .O(RESET_w);CLKDLL dll (.CLKIN(CLKIN_w), .CLKFB(CLK0), .RST(RESET_w), .CLK0(CLK0_dll), .CLK90(), .CLK180(), .CLK270(), .CLK2X(), .CLKDV(), .LOCKE

8、D(LOCKED_dll);BUFG clkg (.I(CLK0_dll), .O(CLK0);OBUF lckpad (.I(LOCKED_dll), .O(LOCKED);endmodule第23页/共33页25module dll_mirror_1 (CLKIN, CLKFB, CLK0_ext, CLK0_int);input CLKIN, CLKFB;output CLK0_ext, CLK0_int;wire CLKIN_w, CLKFB_w, CLK0_int_dll, CLK0_ext_dll;wire logic0;assign logic0 = 1b0;IBUFG clkp

9、ad (.I(CLKIN), .O(CLKIN_w);IBUFG clkfbpad (.I(CLKFB), .O(CLKFB_w);CLKDLL dllint (.CLKIN(CLKIN_w), .CLKFB(CLK0_int), .RST(logic0), .CLK0(CLK0_int_dll), .CLK90(), .CLK180(), .CLK270(), .CLK2X(), .CLKDV(), .LOCKED();CLKDLL dllext (.CLKIN(CLKIN_w), .CLKFB(CLKFB_w), .RST(logic0), .CLK0(CLK0_ext_dll), .CLK90(), .CLK180(), .CLK270(), .CLK2X(), .CLKDV(), .LOCKED();BUFG clkg (.I(CLK0_int_dll), .O(CLK0_int);OBUF c