FPGA硬件培训

1、1:FPGA与与CPLD的区别的区别 FPGA与CPLD都是“可反复编程的逻辑器件”，但是在技术上却有一些差异。简单地说，FPGA就是将CPLD的电路规模，功能，性能等方面强化之后的产物。FPGA/CPLD的使用范围的使用范围 如下图所示，FPGA被广泛地使用在通讯基站、大型路由器等高端网络设备，以及显示器(电视)、投影仪等日常家用电器里。FPGA基本结构 FPGA主要有三大组成部分，逻辑块（Logic Block LB),连线资源（Routing Resource),输入输出块（I/O Block）模型如下：FPGA设计一般流程FPGA设计一般流程 1、电路设计与输入 2、功能仿真 3、综合

2、优化：综合优化（Synthesize）是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf和edn等标准格式的网表文件，供FPGA/CPLD厂家的布局布线器进行实现。 4、综合后仿真：这种仿真的主要目的在于检查综合器的综合结果是否与设计输入一致。对于一般性的设计，如果设计者确信自己标注明确，没有综合歧义发生，则可省略该步骤。FPGA设计一般流程 5、实现与布局布线：综合结果的本质是一些由与、或、非门，触发器，RAM等基本逻辑单元组成的逻辑网表，它与芯片的实际的配置情况还有较大的差

3、距。此时应该使用FPGA/CPLD厂商提供的软件工具，根据所选芯片的型号将综合输出的网表适配到具体FPGA/CPLD器件上，这个过程就叫做实现过程。在实现过程中最主要的过程是布局布线（PAR）。所谓布局（Place），就是指将逻辑网表中的硬件原语或者底层单元合理地适配到FPGA内部的固有硬件结构上，布局的优劣对设计的最终结果（在速度和面积两个方面）影响很大。所谓布线（Route），是指根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确连接各个元件的过程。FPGA设计一般流程 6、时序仿真与验证 7、板级仿真与验证 8、调试与加载配置 本次培训主要以硬件电路设计为主，关于硬件描述语言及

4、FPGA相关仿真不详述.芯片配置方式概述1：配置是连接FPGA软件设计到硬件功能实现的桥梁，配置电路部分有误，配置文件无法下载到配置器件中，对FPGA编程，则再好的设计都是浮云。 上电后，配置数据保存在配置RAM中，将配置数据载入FPGA即是对FPGA编程。2：在介绍FPGA配置方式前，先介绍一些与配置相关的硬件引脚，如下表：芯片配置方式概述 根据FPGA所处的地位和打入数据的方式不同。FPGA器件有三类配置下载方式：主动串行配置方式（AS）和被动串行配置方式（PS）和最常用的 (JTAG)配置方式及快速被动并行配置Fast passive parallel (FPP)。下文将以Stratix

5、 V系列为例针对FPGA配置方式做介绍。 FPGA配置方式的选择，通过MSEL4.0连接方式的不同进行选择。具体详见下表：芯片配置方式概述芯片配置方式详解 AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程。这种配置方式支持AS*1 ，AS*4两种模式，FPGA器件处于主动地位，配置器件处于从属地位。 EPCS系列如EPCS1,EPCS4等配置器件专供AS模式，以Stratix V系列FPGA为例，针对1PCS FPGA其AS*1硬件连接方式如下：芯片配置方式详解 在整个配置过程中配置数据通过DATA0（DATA0-DADTA3)引脚送入 FPGA。配置数据被同步在DCLK输入

6、上， 1个时钟周期传送1(4)位数据。 (见附图)针对1PCS FPGA其AS*4硬件连接方式如下：芯片配置方式详解 针对多PCS FPGA的AS配置的硬件连接，又应该怎么连接呢，请看下图。值得留意的是多PCS FPGA的AS程序配置方式只能采用AS*1模式（可实现不同FPGA配置不同数据）。芯片配置方式详解 AS程序配置方式实现不同FPGA配置相同数据，硬件连接示意如下：芯片配置方式详解芯片配置方式详解 PS则由外部计算机或控制器（比如MAX II器件，外部CPU等）控制配置过程。外部CPU从存储器件读取配置数据，再传送给FPGA，最终完成FPGA的配置；下图给出采用PS配置方式实现单片FP

7、GA配置的硬件连接示意。芯片配置方式详解 针对多PCS FPGA的PS配置的硬件连接，请看下图。可实现不同FPGA配置不同数据。芯片配置方式详解 针对多PCS FPGA的PS配置的硬件连接，请看下图。可实现不同FPGA配置相同数据。芯片配置方式详解 (1) 上述波形可以看出，开始配置之前，使FPGA器件处于用户模式，处于用户模式下nCONFIG，nSTATUS，CONF_DONE 为逻辑高，当nCONFIG 拉低，意味着一个配置周期的开始。芯片配置方式详解 (2)在器件上电之后，上电复位延时期间， nSTATUS 保持一段时间的低状态。 (3) 在上电之后，数据配置期间CONF_DONE应保持

8、为低。 (4) 在数据配置之后，DCLK 不应保持悬空，按照设计的便利，可选择上拉或下拉。 (5) DATA0 可在数据配置结束之后，当做I/O口使用。 (6) 数据配置成功，CONF_DONE将为高，否则为低。当CONF_DONE变为高，此时将在DCLK发送两个额外的下降沿然后开始初始化，并进入用户模式。芯片配置方式详解 采用Altera Download Cable完成FPGA数据配置。芯片配置方式详解采用JTAG完成FPGA数据配置芯片配置方式详解 采用JTAG完成FPGA数据配置芯片配置方式详解 注： 1:在设计中若只采用 JTAG的配置方式。则需要将nCONFIG上拉到 VCCPGM

9、 ；MSEL4.0 下拉到 GND。DCLK 按照布板的便利，可选择上拉或下拉。若设计中除了涉及到JTAG的配置方式还采用了其他第二种数据配置方式（如PS)，则MSEL4.0, nCONFIG ,DCLK 按照所选择的第二种数据配置方式(如PS)进行连接。 2:当采用JTAG的配置方式进行FPGA的配置时nCE需下拉.。芯片配置方式详解 采用FPP实现单PCS FPGA的配置的硬件连接，请看下图(实际硬件设计中，根据配置数据通道的宽度，可选择性的连接DATA7.0, DATA15.0 。芯片配置方式详解 采用FPP实现多PCS FPGA的配置的硬件连接，请看下图芯片配置方式详解注：数据配置结束 ,DATA31.0可用做I/O口。 Verilog HDL简例module HalfAdd (X, Y, SUM, C_out);/半加器模块input X;input Y;output SUM;output C_out;assign SUM = X Y ;assign