超大规模集成电路总结

1、超大规模集成电路课程总结姓名： 王可可 学号： 2016170819 专业： 集成电路工程 导师： 易茂祥 2016年10月16日目录简介21、VLSI测试与可测试性设计41.1 VLSI测试的重要性41.2 测试与设计52、FPGA研究62.1 FPGA介绍62.2 相关的FPGA研究62.2.1加速机理62.2.2 PUF73、3D芯片测试73.1 3D芯片介绍73.2 3D芯片测试84、总结9简介英文名称： A circuit containing one hundred thousand to one million electronic units on a chip.简称：“VLS

2、I电路”。指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。集成电路按集成度高低的不同可分为：(1)SSI小规模集成电路(Small Scale Integrated circuits)(2)MSI中规模集成电路(Medium Scale Integrated

3、 circuits)(3)LSI大规模集成电路(Large Scale Integrated circuits)(4)VLSL超大规模集成电路(very large scale intergrated circuits ULSI) （5）GSI巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(GigaScaleIntegration)。1、VLSI测试与可测试性设计1.1 VLSI测试的重要性随着集成电路的集成度越来越大，芯片的测试技术也给我们带来新的挑战，集成度的增大使芯片的故障率也随之增大，这样我们设计的测试电路也越来越困难。要使我们能完成测试任务我们需要VLSI测试与可测性设

4、计，需要我们更加了解设计与测试中的问题。主要涉及的问题为以下两点：（1）设计验证问题：模拟验证是工业界广泛采用的验证技术，而其量化评估技术尚未完善，即使对语句、分支、路径等达到了完全覆盖，仍然可能在设计中遗留错误。（2）测试问题：目前逻辑电路设计与功能测试的理论基础是布尔代数而其不能精确表达性能；性能检测依据时延测试，通路数与电路规目前呈指数增长、不可枚举。 数字电路日益复杂，特别是VLSI电路密度的日益增加，数字集成电路的测试问题日趋尖锐，测试时间和测试费用日趋提高，甚至达到无法测试的地步，影响了微电子技术的进一步发展。为了有效的开发电路，降低电路测试费用，数字电路必须设计成可测试的。这就要

5、求在电路设计阶段考虑测试问题。 1.2 测试与设计电路设计中，必须考虑电路的可测性，并且在保证电路功能的前提下，可以实现电路的检测，进行测试功能的正确性分析与验证，在功能分析满足电路要求后，涉及到软件仿真、硬件模拟、形式化方法，使电路能够在制造前满足功能的需求与准确度，已确保设计的质量。在验证制造的过程中，也需要对整个过程多次的研究和测试，主要分为两部分：（1）测试生成：在设计软件的过程执行一次；（2）测试应用：在硬件上进行电器测试。在每一个制造设备上执行的测试应用程序，从而确保器件的质量。在设计过程中，涉及EDA算法研究、EDA系统设计与工具开发、EDA库开发以及电路设计。EDA算法中，数值

6、计算较少，搜索问题较多，大部分为NP完全问题；算法复杂性要求高；需要启发式方法和经验。EDA系统占世界软件市场份额的10%左右，因此EDA系统设计与开发占有很大的比重。EDA库开发是针对不同工艺，开发相应的单元库，而电路设计是使用EDA工具和单元库。主要面临一些问题有：缺陷、失效、故障（defect 、 failure 、 fault）。缺陷电路物理结构改变；MOS表面及衬底效应、表面电势、金属化及金属半导体、电迁移、封装相关；失效电路不能正常工作，分为永久失效、暂时失效、暂态失效、间歇性失效、参数改变失效、设计失误失效；故障电路逻辑出错。面对这些问题时需要对应的进行检测、诊断以及失效性分析，

7、检测出问题以便及时的解决，避免以制成流片后不可逆转的问题发生。2、FPGA研究 2.1 FPGA介绍FPGA测试的意思就是FPGA芯片生产出来后，对其测试，看其是否为良品。 需要对里面的每个资源以及每个资源的所有配置模式进行测试。 因此FPGA测试是个极具挑战性的任务，如何快速、高效地测试呢。外部测试方法需要大量的数据交流时间开销。 检测单元在内部,需要PLB和布线资源的BIST测试方案，只要有一次输出不一致，错误就被锁存，测试就不会通过。主要有两个BIST方法，两条路径用比较的方法，多条路径用奇偶校验的方法。 2.2 相关的FPGA研究2.2.1加速机理软错误离子穿过反偏PN结区域，引起电荷

8、生成和收集现象，收集电荷会改变当前的节点状态，改变程度依赖于收集的电荷量和节点的临界电荷，这个现象会引发电路错误（断电后消失），即软错误。软错误的分析目标是获取电路各个部件的软错误敏感性，了解电路整体可靠性。为选择性加固提供指导，以较低的硬件开销实现较大的可靠性提升，以及容错加固方案有效性的验证。它的主要方法是：物理实验方法（实际芯片）优点：准确、速度快。缺点：需要特定设备，只能在生产后测试，可控性差，对芯片造成损坏。软件仿真方法（基于模型的算法分析）。优点：可观察性可控性好。缺点：精度依赖于模型，仿真速度慢。FPGA仿真方法（基于模型的硬件实现）。优点：电路并行运算，速度快 缺点：精度依赖于

9、模型，对FPGA器件规模有要求2.2.2 PUF PUF的全称是Physical Unclonable Function，就是在制造过程中，不可控、不可复制的物理特性。经过特点功能的y = f(x) 函数加工厂制造出y andom & unique 的信息。PUF的指标具有统计随机性和可靠的重现。在FPGA的PUF设计中，一个关键挑战就是对称布局、等长布线（需要手动控制）。设计好了，结果具有好的随机性，设计差了，结果大部分是0或者是1，随机性很差。增强可靠性策略：对错误位进行检错纠（ECC）与预配置（差异较小的变量不予使用）。3、3D芯片测试 3.1 3D芯片介绍3D芯片：将多个同质、异质的芯

10、片或电路模块在垂直方向堆叠起来，并利用硅通孔(Through Silicon Via,TSV)实现不同器件之间的电学连接，共同完成一个或多个功能。 它主要的有点是：有效减小了互连线长度、提高了互连密度、增加了带宽、支持异构集成、外形尺寸减小。3.2 3D芯片测试目前TSV工艺技术还不够成熟。据IBM公司报告，在芯片堆叠过程涉及许多具有挑战性的制造步骤（减薄、键合、对齐等）会引起TSV产生各种故障缺陷，降低TSV的良率，最终会影响3D芯片的良率。主要面临的一些问题有：不正确地填充、铜注入不充分、TSV轴上有微控、绑定未对准、Bump未对准造成相邻短路、不恰当的焊球Bump、挤压造成的短路。通过测

11、试TSV，在较早阶段检测并消除一些潜在的TSV故障，从而有效提升3D芯片良率。3D芯片的多层堆叠导致芯片良率降低，所以测试是产品质量的重要保证。绑定前测试（pre-bond test）、部分堆叠测试（known-good stack test 、KGS或者mid-bond test）、绑定后测试（post-bond test）。绑定前测试主要是为了筛选出有缺陷的晶片，使得只有KGD进入3D堆叠中。 绑定后测试是为了验证堆叠和TSV互连的正确性。 部分堆叠测试是一种增量式测试，主要是为了检验3D绑定的过程是否引入缺陷。探针测试方法的精度较高，但是测试访问困难且多次接触TSV会对TSV造成损伤。无线接触方式不会对TSV造成损伤，但是面积开销较大，测试精度与故障检测范围有限。上述两种方法只能够检测完全开路故障或较为严重的泄露故障，对于弱开路故障和轻微程度的泄露故障，则需要更高精度的测试方法。BIST方案是前两种方案的很好补充。 4、总结集成电路使用晶体管组装成单芯片电路，把大量的微电晶体集成一个很小的芯片，由于成本低、性能高且能量消耗低，使得集成电路产业急速成长。整个电子工业，尤其是使用小型电子装备的，如计算机、电讯、生物科技、太空、国际贸易