东南大学soc课件12_低功耗设计(3学时)

1、1SoC低功耗设计低功耗设计2目录目录 功耗基本原理功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍电路的功耗组成电路的功耗组成 动态功耗（Dynamic Power） 切换功耗（Switching Power）：在晶体管翻转时的电流以及负载电容充放电造成功率消耗 短路功耗（Internal Power）：在CMOS导通瞬间，产生一条从电源到地的短路电流，产生的功耗 静态功耗（Static Power） 由于漏电流（Leak Current）的存在

2、产生的，在晶体管不导通时，电路本身仍存在微小电流，从而产生功率消耗3翻转功耗翻转功耗 由电源对负载充电电流以及负载对地放电电流，所产生的动态功耗称为翻转功耗。 当反相器输入由1到0变化时，PMOS导通NMOS截止，电源对负载进行充电操作，输出由0到1. 输入由1到0变化时，NMOS导通PMOS截止，输出从1到0，负载对地放电操作。4短路功耗短路功耗 在输入信号变化时，除了产生负载的充放电的电流外，还会产生短路电流。当输入电压达到某一值时，在短时间内PMOS和NMOS会同时开启，从而产生了短路功耗。这是由于产生了一个从电源到地的接近短路的导电通道。在很短的时间内一个相对较大的瞬态开路电流流过了两

3、个晶体管。当晶体管的阈值电压较低或者工作速度较慢时会产生更多的内部功耗。5静态功耗静态功耗 在早期的CMOS电路中漏电流是可忽略的，但是随着芯片工艺尺寸的减小和阈值电压的降低，内部功耗正在显著提高，在65nm及以下工艺时，静态功耗占到整个芯片功耗的30%-50%。 静态功耗主要是由反向偏置的PN结二极管电流、亚阈值电流、门栅感应漏极泄露电流、门栅泄露电流产生的功耗组成。6静态功耗静态功耗 亚阈值电流：当栅极输入电压小于阈值电压时由于亚阈值 传导所产生的静态电流，此时器件工作在弱反型区，有电流从漏极流向源极，此电流叫亚阈值电流。在早期技术中，亚阈值电流是可以忽略的。但是，在较低的电源电压和阈值电

4、压下，栅电压趋近器件的阈值电压。亚阈值电流成指数形式增长。7 栅极电流：随着工艺尺寸的不断减小，栅氧化层的厚度不断减小，在栅极电压VGS的作用下，直接从栅极通过栅氧化层流向衬底的电流，即栅极电流，它产生的原因主要有两个：一是栅氧化层两端PN结的隧穿效应；二是热电子注入效应。8 栅导漏电流：当器件栅漏之间的反偏电压VGS很高时，会在栅漏间形成很强的电场，进而会在栅极靠近漏极的附近形成一个高浓度的P型区域（对于NMOS管而言），同时会产生从漏极流向衬底的栅导漏电流。9 源漏区反偏二极管电流：反向偏置的pn结漏电流在CMOS电路中一直存在。从NMOS管的n型漏极到p型衬底，从n阱到p 型漏极的PMO

5、S 管，这种泄漏电流相对较小。 一旦晶体管上电，这些漏电流就会存在，它与时钟频率或开关频率无关。降低时钟信号频率或关闭时钟频率都无法使它减小。但是，通过降低电源电压，或者完全切断晶体管的供电，可以减小甚至消除漏电流。1011目录目录 功耗基本原理 门控时钟技术（门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 频繁的信号翻转会造成很大的短路电流，以及对负载电容进行频繁的充放电，即增大所谓的内部功耗（Internal Power）和切换功耗（Switch Powe

6、r）。在现代数字集成电路设计中，时钟信号作为数据传输的基准，对于同步数字系统的功能、性能和稳定性起决定性的作用。通常时钟信号有高扇出，高频率，路径长的特点，在当前的高端SoC系统中，时钟频率已经超过1GHz，所以时钟树上消耗的功耗十分的可观，大约占到系统总功耗的30%到40%。同时时钟信号连接时序单元，如寄存器和锁存器，所以这些时序单元上同样消耗了不可忽视的动态功耗。门控时钟技术作为一项传统的降低动态功耗的技术被广泛应用于现代数字集成电路设计中，即用一个控制信号控制时钟的开启和关闭，在模块不工作时关闭时钟，在需要工作的时候，打开时钟，从而通过降低触发器总的翻转率达到降低功耗的目的，其特点为实现

7、简单，并且十分有效。12 门控时钟技术被广泛应用于现代数字集成电路设计中是由于其结构简单，可以应用在标准化流程中，基本上所有的商业化EDA工具，如新思公司（Synopsys Inc）的综合工具Design Complier，Sequence Design 公司的Power Theater工具，以及Cadence 公司的SoC Encounter工具都支持自动插入门控时钟单元的功能，同时调整时钟树网络，以解决门控时钟单元带来的时钟偏移（Skew）和和延时（Delay）。13 左图为传统的选择器设计，通过使能信号EN来控制当时钟信号来临的时候，寄存器采样新值D还是保持原来的值Q； 右图为应用门控时

8、钟技术的设计，通过用EN信号控制时钟信号的开关，在EN信号无效时，寄存器的时钟端将保持一个定值，D端的数值将不能传到Q端。14 在逻辑综合过程中对RTL代码中插入门控时钟是通过判定一组寄存器是否共用一个使能信号（此信号用来决定当有效时钟来临的时候寄存器是否能读入新的值）来完成的。传统的方法是用这个共用的信号来控制连接在寄存器D端的选择器，或者连接到具有时钟使能端的寄存器的时钟使能端。运用门控时钟技术，综合工具会找到这些共用的控制信号，用它们控制时钟门控单元。因此，如果一组寄存器共用一个使能信号控制门控时钟单元，当此使能信号无效时，这组寄存器几乎不消耗动态功耗，当然时钟门控单元会消耗一部分功耗。

9、15三位计数器三位计数器module counter (CLK,RST_N,INC,COUNT) input CLK; input RST_N; input INC; output 2:0 COUNT; reg 2:0 COUNT; always(posedge CLK or negedge RST_N) begin if(RST_N) COUNT = #1 3b0 ; else if(INC) COUNT = #1 COUNT + 1 ; end endmodule16 计数器有异步复位信号RST_N，当RST_N拉低时，计数器复位（归零），正常计数时，RST_N必须置高，此时当INC信号为

10、高时，计数值在每个时钟周期加一，如果INC为低，计数值保持不变。用传统的选择器综合方法，综合结果如图。 此时时钟信号直接连接到每个寄存器的时钟端，这就意味着在INC信号为低，即寄存器的输出值通过选择器返回到寄存器的D端（数据输入端）时，时钟端的信号仍然在不停的跳变。17 用门控时钟技术实现的相同电路（三位计数器）。两个电路很相似，只是后者在时钟网络上加入了时钟门控单元，只有当INC信号为高的时钟，时钟信号才能穿过时钟门控单元到达寄存器的时钟端。当INC信号为低的时候，寄存器没有时钟翻转，所以将如传统设计一样保持原来的值。这样就可以去掉传统设计中的寄存器前级的三个选择器，如果在多个寄存器的实现中

11、将显著减小面积。18 常见的时钟门控单元分为两种，锁存器类型（Latch-based）和非锁存器类型（Latch-free）。非锁存器类型只需要一个简单的与门（AND Gate）或者或门（OR Gate） 具体使用与门还是或门取决于寄存器是由上升沿触发还是下降沿触发。应用此结构的时钟门控单元时，要注意使能信号要在时钟信号的非触发沿变化，防止时钟信号的变化在切换时被截断，或者产生毛刺19 非锁存器类型的时钟门控单元对于使能信号的时序有一定的要求，对于单时钟寄存器设计不太适合。 锁存器类型的时钟门控单元加入了电平敏感的锁存器，用来将使能信号从时钟的触发沿保持到非触发沿， 对于使能信号的时序没有特殊

12、的要求2021目录目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 芯片的动态功耗正比于电压值的平方，静态功耗正比于电压值，因此芯片的电压域管理策略对芯片的功耗影响很大。 多电压域技术是按照芯片功能和应用需要，将不同的逻辑模块放置在不同的电压域中，这些电压域由电源管理模块分别独立供电，使得不同的逻辑模块可以在不同的电压下工作。 例如，某一段时间内，某些性能要求不高的模块可位于低电压域中，而性能要求较高模块的供电电压相应较高， 且

13、多电压域技术也是动态电压频率缩放（Dynamic Voltage and Frequency Scaling , DVFS）、静态电压缩放（Static Voltage Scaling, SVS）、自适应电压缩放（Adaptive Voltage Scaling, AVS）设计的基础。22 电路采用多电压域技术会给设计带来一些的新的挑战： 信号在不同电压域之间传递，需要插入电平转换器（Level Shifter）实现电平转换。 由于芯片各个模块会工作在多种电压下，因此在各种电压下的时序要求都要满足，加大了静态时序分析（Static Timing Analysis ,STA）的复杂度。 电源网格

14、(Power grids)的布局规划、模块接口单元的电源布线等都变得更复杂。 板级上需要更多电压调节器来提供各种不同电压，增加板级设计的复杂度。 由于各个模块电压不同，模块间上电/下电顺序也需要仔细设计以避免电路出现死锁。23 当一个信号从低电平电压域通入高电平电压域，由于PMOS晶体管栅极所加电压过低而导致该逻辑门无法完全关断，电平转换器的使用可防止这种情况下出现的不正常的漏电电流； 其次，因为信号必须在不同电压域中进行翻转，电平转换器能保证这些信号线的翻转时间与延时计算正确，从而得到正确的时序信息。 电平转换器实现不同电平之间的转换，属于模拟电路，而且由于模拟电路设计问题，这些电平转换器都

15、是单向的，从高电平到低电平转换或从低电平到高电平转换。24 当高电平向低电平转换时，要求高电平不超过低电平平均电压的25%，因为过高的电压可能会导致时序问题。 高向低的电平移位器可以就用一个反相器或缓冲器实现，一个典型的高到低的电平转换器如图所示。 电平转换器放置在低电压域中，其栅极上可以有一定的输入过压，输出转换为低电平。25 低到高的电平转换器一般都是专门转换单元，因为低电平电路的输入信号不足以驱动高电平电路中的NMOS管，这将会导致电路的上升时间和下降时间变得很长，电路速度变慢。 一个简单的低到高的电平转换器如图所示，通过输入和输入的反相信号驱动一个放大器。2627目录目录 功耗基本原理

16、 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 随着工艺技术的发展，由漏电流所产生的功耗所占的总功耗比例越来越大。对于诸如手机的手持移动设备中的SoC芯片，休眠模式下漏电流功耗的大小是设计者在设计时必须考虑的设计因素。 对于希望在休眠模式下尽量节省功耗的设计来说，最好的办法是，将处于休眠模式状态的模块的供电电源关断而保持其它模块的正常供电，这种技术叫电源门控技术。 电源门控技术与时钟门控技术相比，时钟门控降低的仅仅是电路的动态功耗，而电源门控不

17、仅降低动态功耗，而且降低静态功耗。 时钟门控技术不影响设计电路的功能，也无须修改RTL（Register Transfer Level）代码，它在设计和实现上可以是对设计者透明的，而电源门控技术影响各模块之间的相互连接，安全进入和退出电源门控模式会增加很多额外的操作。28 电源门控一般有两种方法来实现： 外部电源门控(external power gating)。实现电源门控最基本的方法，适于消耗漏电功耗较少但关断时间较长的设计。举个例子，一个SoC系统在板极上有CPU的专用电源，这个电源只提供电压给CPU。外部电源门控技术就是，可以关闭这个电源以使CPU在非活动状态时漏电功耗减小到零。但这种

18、做法也需要最长的时间对电源门控的模块进行供电和数据的重新加载。 内部电源门控(on-chip power gating)。内部电源门控是指在芯片内部用一些专门的逻辑单元如电源门控单元来控制所选模块的供电情况。29 外部电源门控技术与内部电源门控技术均能实现将电压域中电压关断从而最大限度地减小漏电功耗的目的，但在物理实现过程中，内部电源门控技术要复杂得多。 内部电源门控技术有两种实现方法，它们分别使用不同的电源门控单元：粗粒状和细粒状电源门控单元。30细粒状电源门控单元是在工艺库中每个标准单元结构的电源/地和构成逻辑的晶体管之间插入门控晶体管，以切断电路的漏电电流。因为插入的晶体管要能提供所有情

19、况下该单元所需电流，而且为了防止对设计性能的影响，其宽长通常设计的很大。因此，使用细粒度门控单元的电源门控设计，不但大大地增加芯片面积、紧缩布线资源，还在一定程度上加大延时，影响电路的性能；如果其宽长比太小，则会影响系统的抗噪声性能，降低系统可靠性，甚至会导致电路无法正常工作。当然，细粒状电源门控单元也具有优点：每一个单元可以有很好的模拟性能，包括对直流压降（IR Drop）的影响和时序的影响，因为它们都集成在同一个标准单元中，可以用传统的方法实现电源门控物理设计。如左图所示，是细粒状电源门控单元的结构示意图。31 粗粒状电源门控单元是利用门控单元控制整行甚至多行标准单元电路与电源/地线之间的

20、连接，从而减小每个单元的面积和多余的单元端口。门控单元的晶体管尺寸的选择比较关键，通常其宽长比较大，它的结构设计比细粒状电源门控单元更复杂，但显而易见，使用粗粒状电源门控单元比使用细粒状电源门控单元的设计面积明显的小很多。如右图所示，是粗粒状电源门控单元的结构示意图。32 电源门控设计中不论使用外部电源门控还是内部电源门控，均会遇到一个问题：被电源门控的模块在门控过程中，因为它们的输出信号变化缓慢，其信号值有很长一段时间处于阈值电压附近，会造成相临工作系统上N管P管常开，造成大量的直通电流（Crowbar current）。为了解决这个问题，在模块相临的接口之间需要添加隔离单元（isolati

21、on Cell，lSO）。当模块电源关断发生时，使能该模块的隔离单元，使其他模块不会受到输入的中间电平影响。隔离单元设计思想是将这些不定的输出信号钳位到一个特定的合法值。隔离单元有三种类型：钳位位到“1”、钳位到“0”和锁存到最近值。前两种隔离单元的原理图如图所示：33隔离单元的缺点是会增加电路延时，对某些关键路径而言，增加延时会降低设计的性能。另一种不会增加很大延时的隔离技术是使用上拉或下拉晶体管，但此法会引入端口上的多驱动问题，需仔细规划模块掉电和隔离使能的次序以防止竞争的发生，虽然使拉高或拉低晶体管是相对的弱驱动逻辑，也会引起总线竞争、产生过大的电流而导致错误。如图所示是上拉、下拉晶体管

22、的结构示意图，其中左图表示上拉晶体管，当“ISOL”信号为高电平时，电源关断模块的输出信号被钳位到“0”，为低电平时，输出信号正常；相反，右图所示为上拉晶体管结构示意图，当“ISOLN”信号为低电平时，电源关断模块的输出信号被钳位到“1”，为高电平时，输出信号正常。此外这种多驱动的隔离方式也会给测试带来困难。3435目录目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在低功耗技术在SEP0611中的应用中的应用 低功耗前沿技术介绍 SEP0611是定位于手持视频播放设备、卫星导航产品的

23、高性能低功耗处理器，采用多电压域设计，支持各电压域独立掉电，时钟频率动态可调，支持DVFS，支持低功耗模式，共有三种功耗模式可供切换：Normal模式、Stop模式、Sleep模式。 可根据具体工作场景对于性能的需求，动态调节系统的工作频率，动态配置部分电压区域的工作电压，以及部分电压区域的掉电，在满足性能需求的前提下，尽可能减小系统的功耗，从而延长电池供给设备的工作时间。36SEP06xx芯片共有六个电压域： Power Domain A：常开区，工作电压为1.2V，电源管理单元（Power Manage Unit，PMU）放在这个domain中，PMU模块主要实现系统时钟控制和系统功耗控制

24、的功能Power Domain B：数字核心区，工作电压为1.2V，包含Unicore、DDRC、LCDC、BUS1-5、GPU、USB、DMAC、GPS、VPU、ESRAM、SYSCTRL、HDMI、SDIO、VIC、UART、I2C、I2S、SPI、JPEG等。Power Domain C：备电区，RTC（Real Time Clock）的计时功能放在这个domain，当芯片进入Sleep模式时，此模块仍需供电，因为此模块需要提供精确的时间信号。Power Domain D：DDR-PHY区，工作电压1.8V，DDR-PHY模块是DDR控制器与DDR存储器的接口模块，时序要求较高，其工作电

25、压符合DFI（DDR PHY Interface）标准。Power Domain E：数字IO区，工作电压3.3V，数字核心模块与芯片管脚的接口模块Power Domain F：常开IO区，工作电压3.3V，PMU模块与芯片管脚的接口模块3738 SEP06xx的各个电压域模块可以独立断电，模块之间插入了电平转换器和隔离单元。SEP0611的电源门控是通过外部电源门控实现的，如图所示，各个电源模块都由外部独立的电源供电，当需要关闭某模块时，配置GPIO，disable该模块的外部低压线性稳压源（low dropout regulator , LDO），使该模块掉电。当所有模块全部掉电（RTC模

26、块除外），通过长按键或者RTC唤醒信号使能外部LDO。39 SEP06xx内部共有3个PLL，分别是APLL、DPLL、MPLL，三个PLL的输入为同一个晶振，晶振的选择通过外部引脚选定，系统启动后不能切换。APLL的输出，经过分频后到Unicore及其他数字模块；MPLL的输出，经过分频后输出到AHB和APB总线；DDRPLL的输出，经过分频后输出到DDR_PHY。系统中每个模块都有独立的时钟门控寄存器，都可以通过配置门控寄存器关闭各个模块的时钟。40除了提供用户自定义的时钟门控和电源门控，SEP06xx还提供几种低功耗模式，通过配置模式寄存器，可以使芯片实现模式自动切换功能。SEP06xx

27、共有三种功耗模式：Normal模式、Stop模式、Sleep模式。Normal模式模式：系统可以全速运行，Unicore可运行在800MHz，DDR可工作在400MHz，所有的电压域全部开启，系统可通过PLL输出时钟（普通状态），可动态配置PLL分频值和倍频值等参数，以改变频率，也可旁路PLL，直接由外部晶振输出时钟（低速状态）。当UNICORE暂时没有任务需要处理的时候，用户可通过软件执行指令，使UNICORE进入STANDBY状态，此时，UNICORE进入自身的时钟门控模式，关闭UNICORE中大部分的时钟，其他模块的状态不变，等待中断源触发退出STANDBY状态。Stop模式模式：一种较

28、低功耗的待机状态，相应地，在这种模式下也需要相对较长的唤醒时间。系统屏蔽所有模块时钟（RTC和PMU除外），PLL进入Power-Down模式，晶振选择性关闭（可配置）。DDR进入自刷新模式。其他模块的状态与进入Stop 模式前的Normal状态下相同。Sleep模式模式：手持设备的关机状态。在此模式下，DDR进入self-refresh 状态。除去常开区之外的所有模块电源关断，PLL进入Power-Down模式，关闭晶振。41NORMAL模式转换至模式转换至STOP及及SLEEP模式的状态切换流程图模式的状态切换流程图42 NormalStop：当工作模式寄存器（PMDR）的值变为Stop时

29、，判断Unicore是否进入STANDBY状态，等待总线允许暂停，暂停总线，屏蔽各模块时钟，将时钟输入切换成晶振，PLL进入PowerDown模式，选择性的关闭晶振。 NormalSleep：当工作模式寄存器（PMDR）的值变为Sleep时，判断Unicore是否进入STANDBY模式，等待总线允许暂停，暂停总线，屏蔽各模块时钟，将时钟输入切换成晶振，PLL进入PowerDown模式，关非常开区电源，等待关电应答信号，关选择性的关闭晶振。43Stop和和Sleep模式转换至模式转换至Normal模式的流程图模式的流程图44 StopNormal：唤醒子模块收到唤醒信号，开晶振，等待其稳定，打开

30、所有被门控的时钟，等待Unicore退出STANDBY状态，恢复总线，写工作模式寄存器的值为Normal。 SleepNormal：唤醒子模块收到唤醒信号,，开晶振，等待其稳定，控制外部电源电路给芯片内部上电（严格遵守模块上电顺序），等待上电完成的反馈信号，复位信号置位，打开所有被门控的时钟，恢复复位信号，恢复总线，控制disable隔离单元（Isolation），写工作模式寄存器的值为Normal。4546目录目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用

31、低功耗前沿技术介绍低功耗前沿技术介绍 自适应阈值电压调节技术（自适应阈值电压调节技术（Adaptive Voltage Scaling，AVS）随着微电子制造工艺的特征尺寸向超深亚微米缩小，工艺偏差（包括阈值电压失配、宽长比失配等）、环境扰动（温度变化、电源电压波动、噪声）等因素对芯片性能的影响越来越大，在电路实际工作过程中，必须考虑到各种因素对芯片的不利影响，以保证其能在最坏情况下正常工作，“最坏情况”即为对芯片正常工作造成负面影响的各种不利因素同时出现的情况。由于在数字集成电路设计中，PVT变化、噪声等因素对芯片的影响都可归结为关键单元和特殊路径延时特性的变化，最坏情况也即电路工作时序余量

32、最小，时序最为紧张的情况。如图为影响芯片时序余量的因素。主要包括关键路径电压因素、工艺因素、温度因素、噪声因素四个方面。47 为了保证数字电路正常工作，必须保证关键路径在单时钟周期内工作正确。电路设计中，关键路径需要通过静态时序分析（Static Timing Analysis，STA）工具找到。但是，由STA工具分析出的关键路径只是拓扑学上得到的，电路在实际工作中并不一定有实际数据通过，即使有，也与激励密切相关，即并非每组激励都会引起关键路径的数据变化。这就使某些时刻，电路实际的工作电压并非需要如所推测出的那样高，关键路径的电压因素是影响时序余量的重要因素。 集成电路制造过程中的工艺波动会导致晶体管的尺寸、工作速度、阈值电压等存在差异，同一晶圆不同工艺角上晶体管的参数存在一定的差异。在实际进行时序分析时，设计者往往用比实际情况悲观的模型去预测路径的延时，